14、传感器网络与嵌入式系统的解码架构及概率时序博弈理论

传感器网络与嵌入式系统的解码架构及概率时序博弈理论

1 传感器网络联合源 - 信道解码 ASIP 架构

1.1 合成结果

每个符号在三个解码器中都要进行一次 alpha、一次 beta 和一次 Le_out 计算。数据路径在实现解码器 D1 和 D2 时，吞吐量为 8 周期/符号；实现解码器 SC 时，吞吐量为 6 周期/符号。因此，经过三个解码器的一次完整迭代，吞吐量为 22 周期/符号。

该设计在 Xilinx VirtexII 4000 FPGA 上进行了原型设计。整个系统占用 728 个切片，面积非常小，适合嵌入式应用。其中，ABLE FU 占用 353 个切片，几乎占整个系统的一半；而 gamma FU 占用 42 个切片，占比较小。系统的最大频率固定为 73.6 MHz，每次完整迭代的数据吞吐量为 3.3 MSym/秒。

组件	切片占用数量
整个系统	728
ABLE FU	353
gamma FU	42

1.2 总结

利用传感器网络中不同源之间的相关性，有望减少传输能量，引起了研究界的关注。这里提出了一种双簇 VLIW 架构，这是针对具有记忆的空间相关多终端源的 turb