70、高速SET D触发器设计与手写马拉地语复合字符特征提取分析

高速SET D触发器设计与手写马拉地语复合字符特征提取分析

高速SET D触发器设计

在触发器设计领域，现有的10T D触发器设计是负边沿触发的触发器，其输出会在时钟信号从‘1’变为‘0’时根据输入发生变化。为了进一步优化性能，提出了一种新的9T D触发器设计。

在新的9T SET D触发器设计中，反馈回路里用传输晶体管取代了传输门。该设计由三个传输晶体管和三个反相器构成，采用两个锁存器串联的方式，即主锁存器和从锁存器。主锁存器的形成方式与现有设计类似，使用一个传输晶体管和一个反相门；从锁存器则由两个反相器和两个传输晶体管组成。
当clk信号变为高电平时，传输晶体管NMOS_1导通，din信号进入主锁存器，然后经过反相器。当与clk信号相反的clkb信号变为高电平时，传输晶体管NMOS_3导通，中间信号经过两个反相器产生输出‘q’和‘qb’。PMOS_4用于形成反馈回路，当clk信号为‘0’时，输出‘qb’反馈到从锁存器的输入端，输出保持不变。

此设计同样是负边沿触发的触发器，从其输入和输出波形可以看出，当时钟信号从高电平变为低电平时，输出跟随输入变化。并且，该设计的布局中多晶硅触点数量为三个，且不存在多晶硅和金属重叠的情况。

为了验证新设计的性能，使用Tanner EDA工具v14.1对现有10T D触发器设计和新的9T D触发器设计在90、65和32 nm技术下进行了仿真。仿真时，温度、电压和频率的标准值分别设定为25 °C、1 V和1 GHz，每次只改变其中一个参数，保持另外两个参数不变。所有nMOS晶体管的宽长比设为1（W/L = 1），pMOS晶体管的宽长比设为2.5（W/L = 2.5），这是因为nMOS的多数载流子是电子，pMOS的多数