时钟馈通效应

当MOS管作开关时，其栅（G）极与源（S）和漏（D）之间的交叠电容会将控制开关的时钟耦合到电容上，这种现象将给开关电容的输出电压引入误差。

为了得到较大的采样速度，通常使用较小的采样电容或者较大的宽长比开关。大尺寸的管子沟道电荷将注入一半数量的电荷到输出电压。

如果使用NMOS管实现S1的开关，当开关关断后就会由电荷注入现象出现，电荷注入到采样电容Cs上，影响采样电荷量。

常见的解决办法有：

1、在采样电容后加一个dummy。M1上有Δq1的电荷沉积在采样电容CH上，这个CH电荷被dummy M2吸收以建立M2的沟道。这个dummy管的宽长比尺寸为开关管的一半。

 2、使用传输门开关替代单nmos/pmos作开关。传输门由两个相反相位的时钟信号控制。CK和CK非两个信号一高一低，Nmos和Pmos管同时导通或同时截止，这样，电子Δq1和空穴Δq2被同时注入采样电容CH，相互抵消一部分，有利于减小馈通效应电子注入的影响。

但是，由于NMOS和PMOS的GD交叠电容不相等，他们两个注入的电荷量并不完全相同，因此也不能完全消除。

 3、使用差分的形式进行开关电容采样。一个时钟CK同时控制两个开关，这两个开关同时向采样电容注入Δq1的电荷，用Vout1-Vout2得到的输出电压可以抵消掉电荷注入的影响。但这样的设计方法需要保证Vin1=Vin2。

 4、在ADC的采样保持电路中会采用下极板采样的方式降低馈通效应。

在SAR ADC中，寄生电容的存在以及馈通效应电荷注入的存在会衰减输入信号的范围，因而影响SAR ADC电荷量的分配线性度，导致SAR ADC的非线性误差增大。

在SAR ADC的设计过程中会采样下极板采样的方式。

 采样阶段，S1和S3都导通，上极板接地，下极板随输入电压变化而变化；保持阶段，S3先断开，上极板浮空，电荷由S3向输出电压泄放，该电荷与输入无关。然后S1开关断开，S2闭合。输出电压值为输入的负电压，输出节点上的电荷量不受S1和S2的关断影响，因此下极板采样的精度更高。

但是这样设计时需要增加开关数目，同时开关的功耗也会增加。因此整体功耗较大，不适合在低电源电压场景中使用。