宽带DSM的连续时间MASH架构

第6章 用于宽带DSM的连续时间 MASH架构

柴田一、董云志、杨文华和理查德·施赖尔

6.1 引言：用于通信应用的宽带模数转换器

连续时间†模数转换器广泛应用于各种现代无线通信系统的射频信号链中。
连续时间†模数转换器不仅对输入信号进行数字化，还提供过采样和固有 抗混叠等额外优势。这些额外优势降低了滤波要求，简化了射频信号链。由 于连续时间转换器中的优化的电路模块在满足给定噪声要求的情况下比其离 散时间对应模块功耗更低，因此采用连续时间†模数转换器的射频系统也 实现了更低的功率（P）消耗。

在蜂窝基站等高性能射频应用中，通常采用如图（6.1）所示的中频（IF）采样无线电架构，以避免正交匹配问题。系统的中频一般位于高于1.5倍射频带宽的位置，以避免下变频后的中频信号的二次谐波落入带内而产生干扰。对于LTE应用，需要高达200MHz的带宽。因此中频需位于300MHz以上，信号范围在中频周围跨度达 ˙100 MHz。如果为此应用采用低通†模数转换器，该模数转换器需实现超过400兆赫的带宽。

在基站射频应用中，模数转换器的功耗主要受到热考虑因素的限制，因为发射机的功耗远高于接收机。由于基站设计的趋势是包含多个接收机（用于分集），几瓦的集成电路功率预算导致模数转换器的功率目标低于500毫瓦。因此，模数转换器设计者的任务是设计一种低噪声、低失真和高动态范围的模数转换器，在不超过500毫瓦功耗的情况下对超过400兆赫的带宽进行数字化。

过采样ADC的带宽由下式给出
$$
BW = \frac{f_S}{2 \cdot OSR}
$$
其中OSR为过采样率，f S为采样频率，BW为†模数转换器[1]的原始带宽。最大时钟频率受限于量化器中比较器的再生时间常数以及从量化器到反馈DAC的逻辑延迟。纳米CMOS工艺技术使得连续时间†模数转换器能够在GHz范围内的时钟频率下工作[3–6]。在28纳米CMOS工艺中，可实现4皮秒再生时间常数，支持约8吉赫的最大时钟频率。因此，为了在8吉赫时钟频率下实现超过400兆赫的带宽，宽带无线射频应用需要OSRD8[6]。

6.2 背景：功率高效的ADC

典型的高分辨率ADC系统由级联增益级和随后的粗略ADC（量化器）组成，如图6.2所示。最终粗略ADC的量化噪声功率取决于满量程、位数

位和过采样率。从ADC输入到最终粗略ADC的总增益G1G2 Gn DQGn，以及粗略ADC的量化噪声决定了整个模数转换器折算到输入端的量化噪声。在典型的高分辨率模数转换器中，需要超过40分贝的总增益。为了使以下论述更简单，我们假设所有增益级允许的最大输入和输出信号电平相等。每个增益级可能具有额外的反馈或前馈路径，以防止增益级饱和。

一种高分辨率ADC的示例是流水线型ADC。假设五个增益级，每个具有 4增益，以串联方式连接，并且末级ADC具有4位分辨率。在这种情况下，总增益为 45 D60dB，将量化噪声抑制60dB，当量化噪声折算到输入端时，可提供额外10位。因此，整个ADC实现10+4=14位分辨率。

同样的论点也适用于†模数转换器。对于†模数转换器，总增益是频率相关的，表示为传递函数L0，而反馈路径[1]的频率相关增益则用传递函数L1表示。为简便起见，假设L0 DL1 DL。为了保持†环路稳定，L必须在接近fS/ 2时将其增益降低到0分贝以下。然而，由于感兴趣带宽为BWDfs/(2OSR)，最重要的参数是jL1(BW)j，即带内区域边缘处的环路增益。

现在让我们讨论此类模数转换器系统的功率效率。每一级增益级的功耗与其所在级的电导水平成正比。每一级的热噪声功率谱密度与该级的阻抗水平成正比。因此，各级的最优功率分配是在每级增益为pT时，将阻抗水平按T进行缩放。（此推论假设所有增益级的比例常数相同。）这也表明，低功耗低噪声系统需要更高的级增益T，尤其是在第一级。较高的增益还有助于降低后端非理想性（如失真）的影响。

对于† ADC，需要考虑的第一级增益是在f D带宽处的第一级增益。该增益可用作讨论给定过采样率下ADC架构功率效率的指标。我们将在后续章节中基于此论述讨论† ADC系统的功率效率。

6.3 用于低过采样率应用的单环†模数转换器

如第6.1节所述，连续时间†模数转换器非常适合无线射频应用。然而，†模数转换器系统属于过采样系统，由于环路增益在f s/2以下必须降低至0分贝以下，因此其本质上是窄带的。因此，在宽带射频应用中，†系统面临的挑战是在通带边缘保持ADC功率效率，并使用高频时钟驱动调制器。本文从这一角度回顾了采用反馈和前馈环路滤波器结构的传统†模数转换器，并讨论了这些传统方法的局限性。

图6.3显示了传统的三阶†模数转换器；图6.3a是前馈 †模数转换器，图6.3b是一个反馈†模数转换器。在这些†模数转换器中，三个级联积分器提供了从ADC输入到末级量化器的总增益，如第6.2节所述。

该环路增益L1(z)的整体形状可通过DeltaSigma工具箱[7]计算得出，并在假设 带宽D500兆赫、OSR=8、f s D8吉赫且jjHjj1 D2.5、未进行噪声传递函数零点优化的情况下示于图6.4中。如图所示，L1(z)在带宽处具有16dB增益。

是由Delta Sigma工具箱计算出的三阶†模数转换器的。 f U1、f U2 和 f U3 是内部积分器的单位增益频率)

表6.1显示了在进行动态范围和其他缩放之后，环路滤波器中每个积分器在反馈和前馈结构下的单位增益频率。表中还给出了在带宽处的增益。如表所示，反馈结构的第一级增益低于0分贝，而前馈结构为11分贝。这种差异也可以通过图L1中图6.4的形状直观理解。在反馈结构中，前端级构成三阶路径，因此第一级积分器被设计为环路滤波器三个积分器中单位增益频率最低的。而在前馈结构中，第一级积分器构成一阶路径，因此第一级积分器具有三个积分器中最高的单位增益频率。

	三阶反馈	三阶前馈
第一级单位增益频率	169兆赫	1.73吉赫
频带边缘的第一级增益（OSR=8）	9分贝	11分贝
STF峰值	0 dB	13分贝

根据第6.2节中的效率论证，每一级都需要具有T> 0 dB的增益，尤其是在第一级。传统反馈的增益分配†模数转换器违背了这一要求。因此，传统的反馈†模数转换器不适用于需要 OSR 8的应用。

基于第一级增益论证，前馈结构具有节能特性。然而，如文献[4, 8],所述，前馈架构本质上存在STF峰值。在无线通信应用中，最具挑战性的使用场景之一是带外阻塞场景。在此场景下，STF峰值需要在射频链中增加额外滤波或进行满量程放宽，而这会限制带内信号的动态范围。这两种修改都会削弱连续时间技术所带来的简化射频架构的优势。†模数转换器。基于这些论点，我们得出结论：传统的单环路 †模数转换器不适用于过采样率 8的宽带射频系统。

6.4 连续时间MASH†模数转换器用于低过采样率应用

我们指出，对于宽带无线通信系统而言，采用OSR=8的传统单环†模数转换器效率较低。多环或MASH模数转换器是一种†模数转换器，其内部的子ADC或子†模数转换器通过残差生成级以串联方式连接[5, 6, 8–11]。

残差生成级的简化框图如图6.5所示。输入信号被分为两条路径：一条直接连接到加法器，另一条则经过闪存型ADC、粗略DAC后连接到加法器。

通过这种结构，加法器将原始输入信号减去量化后的输入信号，从而产生输入信号与量化信号之间的连续时间差值作为残差。当这两条路径设计得相互匹配时，残差的主要成分即为粗略ADC的量化噪声。在理想情况下，当输入信号频率远小于采样频率时，残差幅度受限于(1/M) VFS，其中M是粗略 ADC的量化级数，VFS是粗略ADC的满量程。然而在实际情况下，残差幅度可能大于此限制。因此我们定义一个抵消因子k<M，使得残差的上限为(VFS/k)。

由于信号电平降低了k倍，可以添加一个增益为k的增益模块，而不会使处理的信号饱和，如图6.5所示。因此，从模数转换器输入到图6.2中所示的最终粗略ADC的总增益可以通过抵消增益k来提高。

残差生成电路可以使用传统†模数转换器系统中的常规电路模块来实现，包括一个粗略ADC、一个粗略DAC，以及由有源RC滤波器中的运算放大器提供的求和节点，如图 6.6所示。

示例MASHADC系统如图6.7所示。6.7a 是一个传统MASHADC，其中前端† ADC和后端†ADC通过残差生成电路连接。从ADC输入到最终粗略ADC的总增益可以提高，原因有两个。第一个原因是上述讨论的残差抵消增益k，该增益在频率上可以是平坦增益。第二个原因是MASH结构提供的额外低阶路径增益。在单环†ADC中，可根据需要插入增益级，但附加级的带宽必须降低以满足稳定性要求。而在MASH结构中，附加增益级可以

传统MASH。(b)0‐xMASH)

位于不同的环路中，以便在从ADC输入到末级量化器的增益链中添加低阶宽带宽增益级。因此，附加的增益级提高了频带边缘的增益。

图6.7b所示的MASHADC结构是一个0‐x MASHADC，它由残差生成级后接一个传统的†ADC[5, 12–15]组成。在这种结构中，提供给†ADC的信号幅度因抵消因子k而减小，从而可使后端† ADC的第一级增益提高k倍。因此，该结构也提高了从ADC输入到末级量化器的总增益。

在图6.7的MASH示例中，图示为了说明目的以冗余方式绘制。在实际实现中，增益模块k可以通过缩放后端†模数转换器中的第一DAC和第一积分电容，将其合并到后端†模数转换器中。

在第6.2节中，我们讨论了如何根据带宽处的第一级增益来估计ADC功率效率。接下来，我们以相同的方式研究MASHADC的功率效率。传统MASH的第一级增益与传统† ADC相同，因为前端ADC与传统的单环路†ADC相同。然而，在MASH结构中，可以将低阶† ADC级联在一起以实现所需的总增益，其中每一级增益级在带宽处仍能提供高于0分贝的增益。因此，采用级联连接的低阶† ADC的MASHADC可作为实现过采样率 D8的宽带ADC的候选方案。类似地，0‐x MASHADC的第一积分器增益可以高于传统† ADC，因为后端ADC提供的信号幅度被抵消因子k所减小。

0‐x MASH的其他有趣特性包括实现成本和热噪声影响。0‐x MASH需要四个额外模块：粗略ADC、粗略DAC、加法器和增益模块。但加法器和增益模块k可以合并到后端† ADC中。此外，该DAC可以与传统†ADC中的第一DAC相同。因此，剩下的额外模块是残差生成级中的闪存型 ADC和后端中的DAC † ADC。然而，由于后端ADC中的DAC是按比例缩小的，其功耗仅为第一DAC功耗的一小部分。此外，额外的FLASHADC可以被更高效的SAR或基于VCO的ADC替代，因此与0‐x架构相关的功耗代价可能很小。因此，传统MASH和0‐x MASH可用于过采样率D8应用，且我们预计0‐x MASH将更加节能。

6.5 连续时间MASHADC中的余量生成

如第6.4节所述，连续时间MASH† ADC是由两个或更多子ADC（通常为 † ADC）通过连续时间残差生成电路连接而成的ADC。由于ADC的性能本质上受限于增益链中的电路，下面我们详细讨论残差生成电路的特性。

离散时间余量生成电路几十年来一直用于流水线ADC或离散时间 MASH†ADCs[10]。相比之下，连续时间MASHADC中使用的残差生成电路在文献中尚未得到充分讨论。对于离散时间残差生成电路，在元件均为理想的情况下，残差幅度被限制在粗略DAC的 ˙0.5LSB以内。然而，在连续时间残差生成中，残差幅度可能超过粗略DAC的 ˙0.5LSB，原因有两个：第一个原因是主路径与抵消路径之间的传递函数失配；第二个原因是 DAC镜像信号。

图6.8所示为一个基本余量生成电路，以及闪存型DAC时序图。传递函数G0(s)表示主路径，GFD(s)表示抵消路径。如时序图所示，DAC根据早一个时钟（TCK）的量化信号输出信号。此外，假设为非归零波形，DAC在一个完整的时钟周期内输出恒定电流。因此，这两个传递函数可表示为
$$
G_0(s) = \frac{1}{2R} \quad \text{and} \quad G_{FD}(s) = \frac{I_{FS}}{V_{FS}} \cdot \frac{1 - \exp(-T_{CK}s)}{s} \cdot \exp(-T_{CK}s)
$$
其中G0(s)和GFD(s)分别是通过电阻R和FLASH‐DAC路径的跨导。IFS和 VFS分别是电流输出DAC和FLASHADC的满量程。满量程经过调整，以使传递函数在直流（DC）处匹配。
$$
\frac{I_{FS}}{V_{FS}} = \frac{1}{2R}
$$
利用这两个传递函数，可以写出残差误差电流为
$$
I_{RES}(s) = \left[G_0(s) - G_{FD}(s)\right] V_{IN}(s)
$$
如该方程所示，即使两个传递函数在直流处的幅度匹配，残差误差电流也会随着频率的增加而增大。图6.9a绘制了归一化残差误差电流与频率的关系。如图所示，在OSRD50时，误差已达10%。在OSRD8时，误差为58%，因此即使在余数抵消级中使用了高分辨率FLASH和DAC，抵消增益也仅限于k< 1/0.58 D1.7。

显然，在连续时间MASHADC中，传递函数的匹配至关重要。

这种匹配误差可以通过在[5, 6, 13, 16, 17]的传递函数中引入附加元件来减小。由于DAC的sinc响应在过采样率D8时幅度变化小于1%，在过采样率D4时为2.5%，因此相位或延迟的匹配更为重要。由于DAC脉冲中点位于 0.5TCK，FLASH‐DAC路径的有效延迟为1.5TCK。等效相位旋转可通过将主路径中的跨导 1=2R替换为全通网络实现，例如：(a)终端延迟线，(b)终端 LC格型延迟线，或(c)RC格型延迟线，如图6.10所示。所有这些网络都具有恒定跨导，但会旋转其相位。也可以通过在FLASH‐DAC路径中增加逆延迟传递函数来实现匹配改善。然而，由于需要满足因果性，其频率范围受到限制[16]。

每种情况的残差误差也在图6.9中示出。如图6.9所示，传输线提供了最佳的抵消效果，因为两个传递函数的相位响应完全匹配，唯一的差异是sinc幅度差异。然而，在硅上实现1.5TCK延迟所需的传输线走线长度为lTL D 1:5 T CK cp”r D28mm，其中c是光速，”r是硅的相对介电常数。即使将走线折叠，该长度对于集成而言仍不实用。级联LC晶格延迟线次之，在OSRD4时仍能支持k> 20。然而，由于片上电感可能受到外部磁通量的影响，在电路中引入此类元件会带来

模数转换器前端是一个需要关注的问题。此外，实现所需值的电感器占据了较大的硅面积。因此，最具吸引力的选择是RC格型实现。采用RC格型结构时，在OSR=8时误差幅度为满量程的1.7%，仍小于4位抵消残差的1/16 （6%）。然而该误差在高频下迅速增加。在OSRD4时，抵消误差达到12%，因此对带外信号的抵消能力最终受到限制。

在连续时间残差生成的情况下，抵消DAC会根据sinc(s)包络，在第二、第三及更高奈奎斯特频率处注入镜像信号。图6.11和6.12分别显示了时域和频域中的残差生成波形。在频域图中可以明显看出，只有第一奈奎斯特分量被用于抵消，而其他分量仍然存在。这些剩余镜像信号也可能限制可实现的抵消增益k。由于第二和第三奈奎斯特镜像信号遵循sinc(s)包络，当基波信号频率增加时，其幅度也随之增加。例如，当OSRD8且f s D8吉赫时，500MHz信号会在7.5和8.5GHz产生镜像信号，每个镜像信号的幅度为基波幅度的6%。对于1GHz输入信号，镜像信号出现在7和9GHz，幅度达到基波幅度的14%。这些镜像信号电平高于第一奈奎斯特区中4位抵消残差电平，如图6.12所示。因此，由残差生成电路驱动的子ADC需要能够处理此类高频镜像信号。

6.6 MASH†模数转换器在28纳米CMOS中的实现

我们报道了两款在28nmCMOS技术中实现的宽带连续时间MASHADC [5, 6]。在本节中，我们讨论这两种ADC架构在宽带无线通信应用背景下的优缺点。两个ADC系统的简化框图如图6.13和6.14所示，架构比较总结于表 6.2。图6.13所示的第一个设计是一个0‐x MASH结构，采用4位FLASH ADC作为前端ADC，三阶前馈†ADC作为后端ADC（0‐3FFMASH）。前端和后端子ADC通过一个残差生成电路连接。残差生成电路中的相位匹配网络由片外传输线构成。第二个设计是一个连续时间MASH，采用一阶†ADC作为前端，二阶反馈†模数转换器作为后端（1‐2FBMASH）。两个子ADC通过第6.5节中讨论的 RC延迟线连接。第二个设计的OSR目标为OSRD8。在此OSRD8目标下，一阶RC全通延迟网络已足够。1‐2FBMASH中的FLASHADC具有17电平。

两个MASHADC均通过残差生成电路来提高抵消增益。0‐3FF和 1‐2FB的抵消增益分别为16/6 2.7和 6。这些抵消增益的确定考虑了抵消DAC分辨率、传递函数失配、DAC镜像信号幅度，以及FLASHADC中比较器的偏移等电路非理想性。

在无线通信应用中，对带外阻塞信号的抗干扰能力是†ADC的重要指标。1‐2FB结构比0‐3FF设计具有更强的抗干扰能力，因为其前端†ADC还提供了低通滤波功能，而0‐3FF架构中的前端ADC不提供任何滤波功能，还会引入镜像信号。

所有†模数转换器包含三个主要电路模块：环路滤波器、量化器和 DAC。在有源RC环路滤波器中，运算放大器是主要的有源电路。在1‐2FB MASH中，积分器中采用了如图6.15所示的五阶前馈放大器[4, 18]。前馈运放设计用于满足两个相互冲突的要求，即在f s/2处具有适中相移，以及在带宽处具有高增益。放大器中的低增益、高带宽的一阶路径满足第一个要求。通过gm4a‐gm5b‐gm5c‐gm3c‐gm2c路径的高增益、低带宽路径满足第二个要求，从而为带内信号提供低失真操作。

0‐3FFMASH和1‐2FBMASH中使用的DAC均为推挽式电流导向数模转换器[19]。其中一个DAC切片如图6.16所示。PMOS和NMOS子数模转换器由相同的数字信号驱动，以最小化热

对于给定的满量程电流，噪声被注入到求和节点。该模块的大部分电路由1.0V核心电压供电，而DAC电流源则额外提供1.8V和1.0V的电源电压，以降低其热噪声。

模数转换器的性能总结见表6.3。0‐3FFMASH结构和1‐2FBMASH的过采样率分别为D30和8，对应的时钟频率分别为3.2吉赫和8吉赫。图 6.17和6.18中的单音频谱显示带宽分别为53兆赫和465兆赫，噪声密度为 166和 160分贝满量程每赫兹。在两个结构中，来自前端和后端 ADC的数字输出流V1和V2通过数字滤波器合并，以最小化带内噪声。

1‐2FB结构的性能满足第6.1节讨论的宽带高性能中频无线电应用要求。裸片照片如图6.19所示。每个模数转换器的功率效率可通过热噪声优值FOM DDR C10 log10(BW/P)[1]进行量化。使用已发表的ADC数据点绘制的优值（FOM）曲线图如图6.20[20]所示。0‐3FFMASH结构实现了171dB的FOMD，在带宽BW D50MHz的转换器中具有较强的竞争力。1‐2FBMASH在本文撰写时发布的†模数转换器中实现了最宽的带宽。然而，由于较高的时钟频率和较低效率的ADC架构，该模数转换器的优值（FOM）降至159dB。

	0‐3FFMASH[5]	1‐2FBMASH[6]
工艺技术	28纳米CMOS	28纳米CMOS
有源面积	0.9mm²	1.4mm²
电源电压	0.9V/1.8/1.0V	˙1 V/1.8V
功率（P）	235mW	890mW
采样率（f s）	3.2吉赫	8吉赫
带宽（BW）	53兆赫（OSR=30）	465兆赫（OSR=8.6）
输入满量程	2.5Vp‐p,diff	2.0Vp‐p,diff
平均噪声谱密度（小信号）	4.3纳伏每平方根赫兹（166分贝满量程每赫兹）	7.1纳伏每平方根赫兹（160分贝满量程每赫兹）
动态范围(DR)	87dB	72分贝
峰值信噪比	83分贝	68分贝
峰值信纳比	70分贝	67dB
优值（FOM）DDR C10log10(带宽IP)	171dB	159dB

6.7 结论

讨论了在宽带无线通信应用中采用连续时间MASH† ADC的原因。在过采样率小于十的宽带应用中，从效率角度来看，MASHADC结构是不可避免的。MASH架构需要连续时间残差生成电路，并详细讨论了该电路的重要特性。在宽带无线电接收机的背景下，比较了两种宽带MASHADC实现方案，结果表明，可以设计出满足高性能接收机要求的MASHADC，其中频为300MHz、带宽为200MHz，同时实现较高的功率效率。