17、VHDL电路建模关键概念与数据类型解析

VHDL电路建模关键概念与数据类型解析

1. VHDL中的过程语句建模

在VHDL里，过程语句可用于对组合（子）电路进行建模，它就像是一个生成真值表的小程序容器。例如下面这个组合操作的代码示例：

memless1: process (all)
begin
    Spring_D <= false;
    -- execution begins here
    if ThisMonth_D=MARCH and ThisDay_D>=21 then Spring_D <= true; end if;
    if ThisMonth_D=APRIL
    then Spring_D <= true; end if;
    if ThisMonth_D=MAY
    then Spring_D <= true; end if;
    if ThisMonth_D=JUNE
    and ThisDay_D<=20 then Spring_D <= true; end if;
end process memless1;
-- process suspends here

这里的标识符 memless1 只是用来表达设计者的意图，它是一个可选的自由选择标签，对仿真或综合没有任何影响。

过程语句也可以对时序电路行为进行建模，这取决于代码的组织方式。

2. 寄存器行为的描述

由于VHDL中没有专门用于对触发器、锁存器、寄存器等存储功能进行建模的语言元素，所以需要通过不同的