20、硬件描述语言中的电路建模：VHDL与SystemVerilog关键概念解析

硬件描述语言中的电路建模：VHDL与SystemVerilog关键概念解析

1. VHDL关键概念与构造

1.1 编程概念借鉴

• 结构化流控制语句 ：IEEE 1076标准定义了一组与结构化编程一致的流控制语句，支持嵌套循环中的异常处理，如 if...then...else 、 case 、 loop 、 exit 、 next 等，语义清晰。
• 对象 ：数据对象包括常量、变量、信号或文件。
  • 常量 ：持有固定值，在声明时赋值。例如：

constant FERMAT_PRIME_4 : integer := 65537;

- **变量**：持有可变值，作用域限于声明它的子程序或进程，无全局变量。声明时可指定初始值，子程序中的变量每次调用时初始化，进程中的变量保留上次激活的值，直到赋予新值。变量赋值用`:=`，信号赋值用`<=`。例如：

variable Brd : real := 2.48678E5;
Brd := Brd + Ddr;