fpga系列 HDL:verilog 常见错误与注意事项 Can‘t resolve multiple constant drivers for net+has mixed blocking and

Error (10028): Can’t resolve multiple constant drivers for net “ro” at top.v(17)

错误示例

module top(
		  input wire Clk,
        input wire a,
        input wire b,
        input wire en1,
        input wire en2,
        output wire o
);
        
        reg ro;
        
        always@(posedge Clk)begin
			  if(en1)
						 ro <= a;      
        end
        always@(posedge Clk)begin
			  if(en2)
						 ro <= b;        
        end  
        assign o = ro;

endmodule

修正

module t
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