fpga系列 HDL：verilog 常见错误与注意事项 位宽不匹配+case 语句中没有覆盖所有情况

位宽不匹配问题

• 信号或操作数的位宽不匹配，可能导致仿真或综合错误。

module top (
    input wire [3:0] a,
    output wire [7:0] b
);

assign b = a; 
endmodule