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RSS订阅转载 规范的重要性：verilog学习五点经验分享
比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切。上面我们讲了可以通过加约束来提高工作频率，但是我们在做设计之初可万万不可将提高工作频率的美好愿望寄托在加约束上，我们要通过合理的设计去避免出现大的组合逻辑，从而提高电路的工作频率，这才能增强设计的可移植性，才可以使得我们的设计在移植到另一同等速度级别的芯片时还能使用。面的能力也是有限的，比如目前它还不支持数组。
2025-06-16 13:30:42
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转载 FPGA千兆以太网UDP收发状态机实现
当trig_tx_en信号为高电平时，进入CHECK_SUM状态，在这个状态进行IP_UDP校验,当计数器cnt计数到3的时候，跳转到下一个状态，PACKET_HEAD，在这这个状态下进行以太网帧头的发送。当add_cnt和data_cnt两者相加的值等于send_data_len-1时，状态跳转到CRC状态，在此状态接受四个字节的crc校验数据，cnt等于3时，跳转到IDLE状态，至此一帧的以太网数据发送完成。eth_tx_data:发送的数据，单位是字节。send_data:发送的数据，位宽为32位。
2025-06-16 13:30:42
转载 Vivado2025.1已发布，可供下载
新的寻址 GUI，用于自动对 Versal Prime 系列 Gen 2 和 Versal AI Edge 系列 Gen 2 设备的等效地址空间进行分组。全新 AXI Switch IP：完全可定制的基于 RTL 的 IP，可作为不同 AXI 接口类型和宽度之间的桥梁。校准偏斜校正：启用校准偏斜补偿的选项，以最大限度地减少仅适用于 Versal SSIT 设备的局部和全局偏斜。Versal Prime 系列 Gen 2 和 Versal AI Edge 系列 Gen 2 设备的默认流程。
2025-06-12 13:30:21
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转载 FPGA远程更新设计详解
如果FPGA板卡使用的是主动配置模式，由于Flash的读写只能通过FPGA来实现，同时JTAG直接更新FPGA镜像可能无法满足要求（比如不能每次上下电都需要用JTAG配置一次），那么设计一个主动模式的远程更新方案就很重要的。此时，即便系统中有MCU或者上位机，但是由于Flash只能被FPGA控制，所以MCU/上位机更多的是作为数据通信来发送FPGA配置数据，而更新Flash的步骤依然需要FPGA来实现。更新Flash之后，在合适的时间触发FPGA的重新配置，配置过程中更新的镜像数据会送往FPGA进行加载；
2025-06-11 13:30:50
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转载 基于FPGA的数字识别-实时视频处理的定点卷积神经网络实现
使用简单类型的激活，如RELU（线性整流函数（Rectified Linear Unit, ReLU），又称修正线性单元），因为其他激活，如Sigmoid和Tahn，包含除法、求幂和其他难以在硬件中实现的运算；CNN的体系一直在发展（也就是为什么ASIC没有批量生产，还用FPGA验证一些CNN最新的算法），但是本质仍然是一样，因为我们使用的FPGA是一个入门型的，所以我们也不用最新的CNN。MNIST图像是深色背景上的浅色数字，与来自摄像头的图像相反（下图中A来自MINIST，B来自普通的相机）；
2025-06-10 13:30:52
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转载 基于FPGA的神经网络的预测过程的实现
本文的目的是在一个神经网络已经通过python或者MATLAB训练好的神经网络模型，将训练好的模型的权重和偏置文件以TXT文件格式导出，然后通过python程序将txt文件转化为coe文件，（coe文件是为了将其写入rom，网络中的权重和偏置通过读取ROM即可，后续需要修改输入其他特征值，只需要修改input的rom里面的coe文件即可）。其中sigmoid函数是本次实验最大的难点，因为sigmoid函数的值是在0-1之间的小数，其值越大，说明该模型的输出是该结果的几率越大。想要了解FPGA吗？
2025-06-09 13:55:32
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转载 FPGA 40周年！
然而，越来越多的AI处理正在边缘端进行。相比之下，如今最先进的基于AMD FPGA的设备，如Versal Premium VP1902，则集成了1380亿个晶体管、1850万个逻辑单元、2654个I/O块、多达6864个DSP58引擎，以及丰富的用于存储、安全和接口技术的硬IP。如今，包括FPGA、自适应SoC和模块化系统（SOM）在内的自适应计算设备已广泛应用于汽车、火车车厢、交通信号灯、机器人、无人机、航天器和卫星、无线网络、医疗和测试设备、智能工厂、数据中心，甚至高频交易系统等各个领域。
2025-06-06 13:00:47
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转载 工程师深度：FPGA 高手养成记
对于FIFO模块的例化过程很简单就不做过多的说明，只把接口说一下，FIFO模块除了时钟，复位信号外，还有数据输入端口，这个端口要和之前的数据产生模块的数据输出端口相连，还有写请求端口，高电平有效，数据发送模块每隔1秒钟产生一个16位的数据，并发送写请求命令给FIFO，还有读请求命令，高电平有效数据发送模块在发送数据时要发送一个读请求给FIFO，从中读取数据后再发送给PC机，还有空信号empty，只要检测到FIFO中有数据，empty就为低电平，我们可用这个信号来启动数据发送模块。当然就表示小于等于了。
2025-06-05 07:56:01
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转载 FPGA上板调试方式总结----VIO/ILA
Setup Debug:由于这种Debug方式是将Debug信息写入XDC文件的方式，vivado提示我们需要更新XDC文件，可以选择覆盖overwite现有的XDC文件，该选项并不会删除我们现有的XDC文件约束，而是将Debug信息添加在XDC约束后面，实际操作中会发现，并不是完全将新的ILA约束信息，添加在原有XDC文件之后，而是以vivado自己的方式，重新写我们的约束文件，即如果我们有重要的约束信息，建议新增XDC文件save constraints as。想要了解FPGA吗？
2025-06-05 07:56:01
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转载 FPGA底层架构 - FPGA六大组成部分
FPGA中的布线资源，就好比绘制PCB板时的连线资源一样，虽然器件A和器件B的位置和连接关系没有任何改变，但很可能因为周边电路的布局、布线的一些变化，使得前后两次A、B之间的连线形态发生很大的变化。因此，与采用固定长度的金属线将所有宏单元连接在一起的CPLD不同，FPGA中任意两点之间的线延迟是无法预测的，必须等到布局、布线完成之后才能确定。这两种slice的区别在于它们的LUT不同。时钟管理模块:不同厂家及型号的FPGA中的时钟管理资源会有一些差异，主要功能是对时钟的频率、占空比、相位等功能的管理。
2025-05-30 07:55:22
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转载 突发！传西门子EDA（原Mentor）暂停对中国大陆支持
2025年5月28日，星期三 —— 据业内消息来源称，德国西门子公司的电子设计自动化（EDA）部门或将暂停对中国大陆地区的支持与服务。据称，这一举措是基于美国商务部工业安全局（BIS）的通知，要求西门子与其在中国大陆的客户“脱钩”。目前，中国及国际业界正密切关注此事件的发展，以及它对全球半导体供应链可能产生的连锁反应。面对这样的不确定性，中国政府及本土企业正加速推进自主创新和技术自主可控的步伐，以减少对外部环境变化的敏感度和依赖性。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2025-05-29 00:01:38
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转载 小芯片(Chiplet)开发流程
它影响芯片之间需要传输的数据量，影响芯片的温度，影响它们之间的距离，以及你能容忍的延迟。表示，“这些对于使用中介层组装芯片是必要的，但目前它们都有不同的参数和标准。核）的接口标准化，或者将用于无线或航空航天领域的数据转换器标准化，并且有足够多的人对这些标准化感兴趣，那么我们就能实现接口的标准化。这样，作为设计师，当我构建连接所有部件的基础芯片时，我就可以锁定这个基础，并在其周围构建其他所有部件。这些模型能够实现小芯片、封装和基板的同步设计和集成，确保准确的热管理和功耗管理，以及小芯片之间的可靠通信。
2025-05-28 07:55:24
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转载 开发者分享｜AMD Versal™ Adaptive SoC Clock Wizard AXI DRP 示例
因此，c_counter_binary_1 的工作频率是 c_counter_binary_2 的两倍。对于“Templates”，如果 XSA 中有 UART（对于 VCK190，UART 包含在 CIPS 中），那么您可以选择“Hello World”，否则，您可以选择“Empty Application”。在“Clocking Features”选项卡上，选中“Dynamic Reconfiguration”选项卡，保留“Interface Selection”的设置“AXI4Lite”不变。
2025-05-23 07:55:56
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转载 为什么串口比并口快？
而DDR这种，10根线组成一个信道，每次同时传8bit，错了某一bit只能重新传，便是标准并口，芯片内部的并转串和IO并不相关，不影响定性。鄙人冷笑，说：“别以为我不知道你的底细，别看你IO是1.6G，内存控制器给你的一般都是4位并行的400M，你要先悄悄做一下并行转串行，再输出。一般来说，真实世界中的信道都是低通特性的，到处都是小电容，所谓绝缘体中的分子在高频情况下吸收电场能量，再加上金属线中的趋肤效应，所以我们想要的高频信号走不了多远就不像样子了，比如下面某信道的频率特性（绿线）。
2025-05-22 07:55:37
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转载 开发者分享｜AMD Zynq™ UltraScale+™ RFSoC - RF Data Converter 资源
该评估工具包括一个适用于 Zynq UltraScale+ RFSoC ZCU111、ZCU208 和 ZCU216 评估板的参考设计，并带有一个自定义 GUI，用于配置 RF Data Converter 的操作以及评估 RF-ADC 和 RF-DAC 的性能。与 RF Analyzer 工具相比，RFDC 评估工具仅可用于以上特定评估板，但评估板与 GUI 之间的通信更快，并且它支持 DDR 存储器、外部时钟配置和 DAC 电源配置。对于 RFSoC 新手，强烈建议在早期阶段学习这两款设计。
2025-05-21 07:55:27
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转载 RGB、HSV和HSL颜色空间
Saturation（饱和度、色彩纯净度）：纯度，沿着俯视图得到的圆的半径看，因为圆弧上的点代表该处的颜色的基调，那么半径上就是从纯白色到该基调颜色过渡过程中不同位置的纯度，在圆心处纯度为0，在圆弧上（该色调）纯度为100；RGB 颜色空间利用三个颜色分量的线性组合来表示颜色，任何颜色都与这三个分量有关，而且这三个分量是高度相关的，所以连续变换颜色时并不直观，想对图像的颜色进行调整需要更改这三个分量才行。竖直方向表示明度，决定颜色空间中颜色的明暗程度，明度越高，表示颜色越明亮，范围是 0-100%。
2025-05-20 07:55:53
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转载 一张图理清所有的RAW 、RGB、YUV格式
RAW的基本介绍可以看这篇文章. 一般的摄像头都会支持RAW格式的输出，这样我们拿到RAW数据之后，是没有办法直接使用的，还要在host端做ISP，做色彩纠正，增强，HDR，插值成RGB，转成YUV，最后再使用。有些项目，不追求很高的sensor的3A效果，就会直接使用sensor输出的YUV或者RGB，这就是使用了sensor内置的一些差值算法，直接得到图像，比较方便，并且省host的运算资源，但是不够自由，可以调节的东西不多。是光线透过滤镜之后直接得到的数据，每个像素只有一种颜色的数据。
2025-05-19 07:55:29
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转载 FPGA+ESP32 = GameBoy 是你的童年吗？
这里说一下此次项目的开源对后续该类项目的影响。复古游戏机的架构基本都是CPU+FPGA，而Altera FPGA系列之所以在这个领域占有率比较高的原因主要是第一版开源人员将CPU及FPGA的功能划分清楚，对于只会进行CPU或者FPGA开发的人员可以独立进行开发。此外，它还可以使用卡带，这使得它成为一款功能与原始硬件非常相似的现代设备。整个项目的开发分为MCU及FPGA开发，其中 MCU 固件是用 Rust 编写的，FPGA是由Chisel编写的，都属于现代对于各自领域的敏捷开发语言（MCU不是特别了解）。
2025-05-16 07:55:33
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转载 FPGA 简介
随着技术的发展和工艺节点的进步， FPGA 的容量和性能在不断提高的同时， 其功耗却不断的优化减少。这个芯片是一种新的SoC（System on Chip，系统级芯片） FPGA，完全以硬内核方式实现的双路 ARM Cortex-A9 微控制器子系统（运行时钟高达 1GHz，包含浮点引擎，片上缓存，计数器，定时器等）以及种类广泛的硬内核接口功能（ SPI， I2C， CAN等），还有一个硬内核的动态内存控制器，所有这些组件都利用大量传统的可编程构造和大量的通用输入输出（ GPIO）引脚进行了性能增强。
2025-05-15 07:56:04
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转载 使用网络实例比较FPGA RTL和HLS C/C++
对于RSS来说，最小的性能要求是每个512位的输入字的处理速度足以跟上饱和的100Gb/s的网络接口。在本文中，我们展示了一个真实的例子，我们使用传统的RTL/Verilog工具创建了一个普通的网络函数，RSS，然后在相同的硬件上使用高级合成（HLS）。继续阅读，了解详情。对这项HLS研究来说，重要的是我们要转移到FPGA中的函数一开始是用C语言定义的，这符合我们HLS成功的首要标准--用C或C++定义。还应该注意的是，对于最简单的代码或主要由预先优化的组件组成的大型设计来说，HLS是一个糟糕的选择。
2025-05-15 07:56:04
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转载 通过 AMD Vivado™ Design Suite 五步迁移到 Versal™ 架构
想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。跳转至设计迁移课程页面。
2025-05-14 07:55:46
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转载 FPGA资源爆表了？10个RTL优化实战技巧
🔎 验证 需要配合Report（比如report_utilization和report_timing_summary）检查，确保资源节省大于时序代价。每新增模块，立刻补充基本时序约束（比如create_clock、set_input_delay、set_output_delay）不同Clock域硬怼在一起，没有同步器，极易出错，而且Vivado综合器无法优化，资源浪费严重。⚠️ 风险 可能带来额外MUX切换逻辑，使得时序（Timing）稍微恶化。👉 One-Hot编码，时序更好，LUT使用下降！
2025-05-12 07:55:30
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转载 开发者分享｜AMD Vivado™ Design Tool 综合中的门控时钟转换
综合时，如果开启了门控时钟转换，并将 gated_clock_conversion 设置为 auto（自动），clk1 占一个时钟周期，或在 clk1 上将 GATED_CLOCK 属性置位，那么该工具将把 clk1 信号连接到寄存器的 C 输入，并把 gate1 和 gate2 信号连接到触发器的 CE 输入。若门控时钟与新时钟驱动的寄存器在相同层级内处于不同层次，且存在保持整个层级静态的约束（如 DONT_TOUCH、KEEP_HIERARCHY 等），工具将无法转换时钟。应谨慎处理，避免此类情况。
2025-05-09 07:55:37
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转载 如何使用One Spin检查Vivado Synth的结果（以Vivado 2024.2为例）
synth_1的-resource_sharing是默认的auto，synth_2的-resource_sharing配置成了off，注意这里synth_1和synth_2都采用了OOC的方式进行综合，即在More Options处添加-mode out_of_context。4.1：这里比较了原始的RTL代码和Synth_2导出的网表，因为Synth_2的-resource_sharing 设置成了off，所以这里的结果应该是相等的。4. 使用OneSpin 360比较原始的和Synth_2的结果。
2025-05-07 07:56:05
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转载 Versal Clock Wizard AXI DRP 示例
对于“Templates”（模板），如果您的 XSA 中有 UART（对于 VCK190，UART 包含在 CIPS 中），那么您可以选择“Hello World”，否则，您可以选择“Empty Application”（空应用）。在“Clocking Features”（时钟特性）选项卡上，选中“Dynamic Reconfiguration”（动态重配置）选项卡，保留“Interface Selection”（接口选择）的设置“AXI4Lite”不变。在此示例中，我输出了 2 个时钟。
2025-05-06 07:55:34
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转载 为什么FPGA厂商拥抱RISC-V？不继续发展RISC
还恰好有大量的节能功能可用。网上还流传出Intel要收购基于RISC-V指令集的处理器IP提供商SiFive的传闻（后被证明不实），所以这些巨头的动向会影响整个行业的风向，这意味着想要在行业内不被淘汰，追随或者超越这些行业巨头的脚步未尝不是一个好的选择。不论NISO还是MicroBlaze都已经发展了很多年了，经过多年的发展，目前两者都是比较稳定的，但是FPGA本身的结构决定了其性能也有局限性，这个情况下，Altera采用多核化，而Xilinx也从PowerPC“进化”到 ARM 硬核，才逐渐被市场接受。
2025-04-30 07:55:27
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转载 开发者分享｜使用 PetaLinux 的先决条件指南
如果任何构建脚本误将文件安装到根路径 (/) 而不是它本应安装到的路径，则必须使安装立即失败，以免（在最坏的情况下）覆盖对 Linux 系统操作至关重要的文件，例如 /bin 或 /etc 中的文件。如果您使用 Ubuntu 发行版，并且您的 /bin/sh 为“dash”，请咨询您的系统管理员，了解如何使用 sudo dpkg-reconfigure dash 命令来更改您的默认系统 shell /bin/sh。安装该软件期间，确保您对 /home//petalinux 有写权限。
2025-04-25 07:55:31
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转载 Xilinx之Ultrascale系列时钟资源与驱动关系
从时钟进入方向两个角度考虑，分为水平时钟和垂直时钟，通过水平时钟结构图，看出时钟架构中组成有普通CR列，特殊CR(带有PCIE，配置，系统监视器)类，I/O列，GT列，HCS和物理时钟。垂直时钟是在垂直方向上进行驱动，在垂直方向上，没一列时钟域的中间位置都存在两类时钟轨道贯穿芯片：24条垂直布线轨道和24条垂直分布轨道，但在靠近GT列旁边CR列中，则是在CR列中间两侧位置各12条垂直布线轨道和12条垂直分布轨道。CR和7系列的时钟区域类似，包含了可配置逻辑块CLBs，DSP，块状RAM，相关的时钟。
2025-04-24 07:56:01
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转载 人工智能芯片FPGA的30年成长史
他在2016年初，他告诉TheNextPlatform，“异构计算已经不再是一种趋势，而是现实”，也就是在那个时候，微软推出了使用FPGA的Catapult案例（现在就很多或以后会很多），英特尔收购了Altera以及看到了更多FPGA将广泛应用在数据中心的声明。这可能是一个新的希望。我们在3月份研究了这个项目，将这些加速器应用在Google上执行相同的图像识别训练算法，得出的结果显示，25瓦的FPGA器件相对于使用NvidiaTeslaK20GPU加速器（235瓦特）的服务器，提高了更好的性能/瓦特。
2025-04-23 07:55:23
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转载 FPGA工程师：从绝望到绝地逢生
打个比方,时钟就相当于人体的心脏,它每一次的跳动就是触发一个 CLK,向身体的各个器官供血,维持着机体的正常运作,每一个器官体统正常工作少不了组织细胞的构成,那么触发器就可以比作基本单元组织细胞。同步时序电路的延迟。市面上出售的有关FPGA设计的书籍为了保证结构的完整性,对 FPGA设计的每一个方面分开介绍,每一方面虽然深入,但是由于缺少其他相关方面的支持,读者很难付诸实践,只有通读完全书才能对FPGA设计获得一个整体的认识。是有优先级的,一般来说,第一个if的优先级最高,最后一个else的优先级最低。
2025-04-21 07:55:37
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转载 盘点那些奇葩的FPGA板卡（二）
两个 FUSB302B I2C Type-C 端口控制器，用于 AUX 和 TARGET-C 端口，支持 USB 电源传输或自定义 Type-C 行为。电路板原理图和设计文件：https://github.com/greatscottgadgets/cynthion-hardware。调试器固件：https://github.com/greatscottgadgets/apollo。用户文档 https://cynthion.readthedocs.io/en/latest/
2025-04-18 07:55:19
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转载 盘点那些奇葩的FPGA板卡（一）
microSD形状FPGA板卡- Signaloid C0-microSD。“带耳朵”的FPGA板卡-LimeSDR & LimeSDR Mini。今天带领大家看点不一样的FPGA板卡（大部分非开发板）。尺寸（不含散热器）：22 x 80 x 5.5 mm。Arduino Uno形状FPGA板卡-NRFICE。NVME M.2形状FPGA板卡-NiteFury。尺寸（含散热器）：22 x 80 x 10 mm。USB端口大小FPGA板卡-Fomu FPGA。Mini PCIe架构小板卡。
2025-04-17 07:55:36
77
转载 英特尔半价出售Altera 51%股权
以 Silver Lake 的良好业绩为后盾，现在作为一家独立公司，Altera 的重点明确，Altera 已做好充分准备，继续发展势头，提供基于 FPGA 的突破性解决方案，塑造 AI 驱动计算的未来。英特尔表示，在该交易完成后，Altera 将成为一家独立运营的公司，并有望使其成为最大的纯 FPGA（现场可编程门阵列）半导体解决方案公司，可提供成熟且高度可扩展的架构和工具链，专注于推动增长和 FPGA 创新，以满足 AI 驱动型市场的需求和机遇。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2025-04-16 07:55:54
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转载 跨时钟域信号的处理方法
简要说下握手方式，无非就是a_clk域中首先将data_valid信号有效，同时数据保持不变，然后等待b_clk中反馈回采样结束的信号，然后 data_valid信号无效，数据变化。简单举例，b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的skew，将导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。2. 使用反馈的方法，快时钟域信号有效直到慢时钟域有反馈信号，表示已经正确采样此信号，然后快时钟域信号无效。想要了解FPGA吗？
2025-04-15 07:55:21
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转载 谈谈RISC-V现状
在汽车行业，RISC-V 具有独特的优势，可以定制处理器并满足特定的性能和安全标准。RISC-V 广泛采用的最大障碍之一是软件生态系统，或者说得更直白一点，就是缺乏真正的软件生态系统。它还在较小的 32 位内核和加速器中找到了市场，特别是在物联网和工业应用等分散的领域，定制和成本效益是关键。但是，RISC-V 要想在汽车领域真正发挥其潜力，还需要持续的合作、创新、战略投资以及克服技术和行业特定障碍。尽管存在障碍，RISC-V 仍然是开源硬件成功的最佳范例之一，甚至可以说是最成功的。
2025-04-14 07:55:14
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转载 Verilog编写规范
Verilog设计一般都是层次性的设计,也就是在设计中会出现一个或多个模块,模块间的调用在所难免.可把设计比喻成树,被调用的模块就是输液,没被调用的模块就是树根,那么在这个树根模块中,除了内部的互联和模块的调用外,尽量避免再做逻辑,如不能再出现对reg变量赋值等.这样做的目的是为了更有效的综合,因为在顶层模块VS出现中间逻辑,Synopsys的Design Compiler就不能把子模块中的逻辑综合到最优.对所有的模块的数据加以寄存,使得输出的驱动强度和输入的延迟可以预测,从而使得模块的综合过程更简单.
2025-04-10 07:56:02
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转载 常见FPGA逻辑单元比较（仅参考）
需要注意的是，一个自适应逻辑模块（ALM）只有 8 个输入，这比查找表（LUT）的输入总数要少。两个 4 输入查找表（Look-Up Tables），可以实现任何 4 输入Bool函数，用作组合函数生成器（一个查找表标记为“F”，另一个标记为“G”）。这篇文章躺在我网盘里N年了，记得是刚入门时候总结的，所以本文列举的芯片有点老，仅供参考，后面有时间我们在按照最新的架构进行分析。四个查找表（Look-Up Tables），可以配置为具有 1 位输出的 6 输入查找表或具有 2 位输出的 5 输入查找表。
2025-04-09 07:50:24
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转载 FPGA 究竟在学什么？真的是硬件工程师的“炼狱”吗？
其实FPGA厂商一直在致力于用高级语言进行FPGA编程，但是效果一直达不到预期，然后面对的人群很乱，有点伪“田忌赛马”的感觉，FPGA人员对高级语言嗤之以鼻，觉得没有技术含量，写出来的代码占用资源多（我觉得不是缺点，有些东西是需要取舍的）；目前世界的开发都以“标准”运行的，有标准了，这些CPU外扩的外设足以应对90%以上接口的接入和输出，所以在进行同等接口开发时足以剩下85%的时间，比如扩展一个UART接口，CPU几句话搞定，FPGA从零开始的话至少要几个小时甚至几天。FPGA 究竟在学什么？
2025-04-08 07:51:02
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转载 [手]撕滑动窗口滤波器
对于图像处理的算法设计，它们会自动构建这些滤波器基础的滑动窗口函数，所以这些工具会加速图像处理算法的设计和开发。这意味着，如果我们要实现 3x3 滑动窗口过滤器，我们需要能够缓冲至少两行像素的内容，这样我们便能够处理在窗口上滑动的滤波器。该模块的输出是 3x3 网格中的 9 个像素，接下来就是进行图像处理操作，例如中值滤波或者边缘增强等操作，我们将在后续的文章进行讲解。对像素执行的操作可以从简单的delta函数到更复杂的操作，例如边缘检测或边缘增强。如果像素是某一行的最后一个像素，则重置该行的像素数。
2025-04-07 07:50:44
52
转载 DMA技术和及其SG模式
系统内存和传输的目标之间的主要通过高速DMA数据传输，数据之间的流向是AXI4读数据的主端口到AXI4内存映射流(Memory-Mapped To Stream，MM2S)，和通过数据流到内存映射(Stream To Memory-Mapped，S2MM)从外设写入到内存中。DMA控制器使用64-bit的AXI主接口，操作以两倍的CPU的时钟速率执行系统内存和PL外围设备之间的DMA数据传输。通过分析描述符，软件应用程序可以读取相关DMA传输的状态，通过在接收(S2MM)通道上获取用户信息来确定传输完成。
2025-04-03 07:51:04
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