硬件高效乘法器：4 位乘法在 Xilinx FPGA 上只用 11 个 LUT，延迟仅 2.75 ns

——来自 Shinshu University 的最新设计揭示低位宽算术硬件化的新途径

原标题：Hardware-Efficient Accurate 4-bit Multiplier for Xilinx 7 Series FPGAs

随着 IoT、边缘计算等应用对低位宽、高并行、高效率算术运算的需求攀升，基础算术电路，如 4 位乘法，如何在 FPGA 上做到“资源最小化＋速度极致”便成为一道新的挑战。来自日本信州大学（Shinshu University）研究团队的最新设计中，一个专为 Xilinx 7 系列 FPGA 量身打造的 4 位乘法器使用了仅 11 个 LUT + 2 个 CARRY4 块，关键路径延迟达到 2.75 ns。这是一次令人印象深刻的工艺优化实践。

🔍 核心成果概括

设计使用了 Xilinx 7 系列 FPGA 的 LUT­和­CARRY4 硬件结构。

只有 11 个 LUT + 2 个 CARRY4 模块即可实现功能。

关键路径延迟仅为 2.750 ns。

通过重组 LUT 内逻辑函数、使用 LUT6_2 模式（5 输入、2 输出）优化资源和速度。

专用于 Xilinx 7 系列，尚未验证其他 FPGA 架构。

🛠 为什么值得关注？

低位宽算术仍然重要：即便是 4 位乘法，在很多应用（如量化神经网络、图像处理、加速器内部更细粒度模块）里都是性能瓶颈。资源与延迟的极致优化能带来更高并行度。

研究者还精心设计了 CARRY4 的集成方式。CARRY4 是 FPGA Slice 中专用于快速进位计算的硬件结构，其延迟远低于使用 LUT 构建的等效逻辑，因此能够显著加速运算。设计通过利用相邻 Slice 之间 CARRY4 的硬连线结构，实现了无瓶颈的长进位链。

LUT + CARRY4 混合使用展示 FPGA 原语优化潜力：研究利用 CARRY4 快速传递进位链、使乘法结构更紧凑。

资源 vs 延迟双向优化：减少 LUT 数量的同时，还缩短了延迟，实属少见。

可为各种低位算术构件设计提供参考：包括加法器、累加器、量化乘法器、低精度加速模块等。

🔧 设计关键技术细节

LUT6_2 模式：在 Xilinx 7 系列中，LUT6_2 提供 5 输入 + 2 输出的功能，研究正是利用这一结构最大化逻辑密度。

CARRY4 模块：专门用于进位链，延迟低、资源优势明显。关键路径中将乘法中 “累加部分” 的进位传递交给 CARRY4。

逻辑重组：将传统乘法展开的逻辑组合优化，减少 LUT 层级并合理安排路径，使得关键路径延迟缩短。

验证与测试：对所有输入组合进行穷举仿真，确保功能正确。然后在 FPGA 上测量延迟/资源，与其它方案对比。

⚠️ 限制与思考

本设计专用于 Xilinx 7 系列，不保证直接迁移到其他系列或厂商 FPGA。

虽优化效果显著，但 4 位乘法的位宽较低，实际系统中还需考虑数据宽度、流水线结构、并行度、资源共享等。

面向更高位宽（8 bit、16 bit）时，逻辑复杂度、布线拥塞、时钟域问题等挑战明显增加。

在实际产品中，除了逻辑与延迟，功耗、可靠性、可测试性、资源可重用性等也需考虑。

✅ 应用建议

若你正在做 量化神经网络加速器（如 4 位/8 位乘加），该设计思想可用于内核优化。

在 FPGA 资源紧张的场景下（如低功耗、边缘设备），可考虑借鉴 LUT＋CARRY 优化策略。

在教研/教学中，该设计是“低位宽算术优化”的优秀案例，可用于学生项目或课程设计。

如果你使用 Xilinx 7 系列 FPGA，可尝试基于此设计搭建自己的低位乘法核，再扩展到加法、累加器、矩阵乘法模块。

文章链接

https://arxiv.org/abs/2510.21533