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RSS订阅转载 为什么越来越多 FPGA 项目开始依赖 MicroBlaze V？深度解析
这让整个逻辑变得更灵活、更直观，也更容易修改，尤其是在项目末期不可避免的“最后一分钟更改”发生时，这种方式能显著降低风险。MicroBlaze V 基于 RISC-V RV32 架构，但它不仅可配置外设与接口，还可以选择指令集扩展，以及处理器内部架构，比如流水线深度。在最小配置下，MicroBlaze V 的资源占用非常小，却能轻松实现许多 FSM 很难维护的复杂功能。事实上，MicroBlaze V 的可配置性非常高，可以根据应用需求高度裁剪资源，从而大幅减小占用。一个非常常见的现象是：设计者常常用。
2025-11-24 13:31:05
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转载 FPGA硬件开发-XPE工具的使用
Xilinx Power Estimator（XPE）是 FPGA 电源设计前期不可或缺的工具，通过直观的 Excel 界面和精确的功耗模型，帮助工程师快速建立合理的电源预算。正确使用 XPE 需要注意器件选择、参数配置和报告解读等关键环节，同时应认识到其作为前期估算工具的局限性，与后期的 Power Analyzer 和实际测试相结合，才能设计出稳定可靠的 FPGA 电源系统。同时，应考虑一定的设计余量（通常为 20-30%），以应对实际工作中的功耗波动。XPE 生成的功耗报告是电源设计的重要依据。
2025-11-24 13:31:05
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原创 图书推荐|Vivado 从此开始（进阶篇）
通过网盘分享的文件：Vivado从此开始（进阶篇）_高亚军 (作者) _2020年1月第1版_k.pdf 链接: https://pan.baidu.com/s/1vUV-IOkrot42rZPO363-_g?本书共 7 章，覆盖了从综合到实现、从约束到时序收敛、从结构化设计到 SSI 器件布局规划的完整技术体系。最大的特点是： 所有内容都来自作者多年工程经验的凝练，而不是工具说明的简单总结。如果你也有上述疑问，那么高亚军老师的《Vivado 从此开始（进阶篇）》一定会给你非常扎实的答案。
2025-11-20 09:00:22
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转载 Xilinx FPGA串行通信协议深入分析
例如，在一个图像处理项目中，通过使用PCIe协议，FPGA能够以极低的延迟接收来自PC的图像数据，并进行实时处理。例如，在FPGA间高速串行数据交换的应用中，Aurora协议通过简化的设计流程和较低的开发门槛，帮助工程师迅速搭建起高效的通信链路。在FPGA系统中，PCIe被广泛地用于实现高速的数据交换和I/O操作，特别是在需要处理大量数据流的场景中，如图像处理、数据采集、存储系统等。虽然PCIe支持非顺序的数据传输，但在某些情况下，为了保证数据的一致性和程序的正确性，需要对特定的事务进行顺序管理。
2025-11-19 13:31:05
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转载 图形处理中常用的滤波算法
在频率域进行去噪，假设图像和噪声均为随机过程，通过最小化均方误差来恢复图像。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。使用Sobel算子计算图像的一阶梯度，分别计算x和y方向的梯度。与Sobel类似，但使用不同的核，对梯度的响应更敏感。与均值滤波类似，但可以归一化，计算邻域像素的平均值。比Sobel算子有更高的精度，尤其对3x3的核。：简单，计算速度快，但去噪的同时会模糊图像。
2025-11-17 13:30:47
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原创 图书推荐|Verilog编程艺术
Verilog 编程艺术》是一部面向数字 IC/FPGA 开发者的高质量 Verilog 编码实践指南，全书围绕 “如何写出高质量、可综合、可维护、工程级的 Verilog 代码” 展开，涵盖设计原则、语言特性、工程方法、复杂语句、时序模型、验证方法等多个方面。作者魏家明拥有多年前端设计经验（RTL 设计、验证、综合、STA 等），将真实项目中的经验与规范方法结合，使本书既能作为学习教材，也可作为工程参考。Verilog 的事件调度、阻塞/非阻塞赋值是写出“不会出Bug的RTL”的关键。
2025-11-14 09:01:05
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转载 硬件高效乘法器：4 位乘法在 Xilinx FPGA 上只用 11 个 LUT，延迟仅 2.75 ns
随着 IoT、边缘计算等应用对低位宽、高并行、高效率算术运算的需求攀升，基础算术电路，如 4 位乘法，如何在 FPGA 上做到“资源最小化＋速度极致”便成为一道新的挑战。来自日本信州大学（Shinshu University）研究团队的最新设计中，一个专为 Xilinx 7 系列 FPGA 量身打造的 4 位乘法器使用了仅 11 个 LUT + 2 个 CARRY4 块，关键路径延迟达到 2.75 ns。虽优化效果显著，但 4 位乘法的位宽较低，实际系统中还需考虑数据宽度、流水线结构、并行度、资源共享等。
2025-11-13 13:30:33
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转载 教程视频｜AMD 嵌入式开发框架（EDF）：加速您的嵌入式之旅！
AMD 提供 EDF Linux 操作系统和嵌入式开发框架 (EDF)，这是一个基于 Yocto Project 的环境和 Linux 发行版，包含来自我们 GIT 库中的源代码和 Yocto 方案文件，通过内部构建系统或第三方工具为 AMD 芯片提供 Linux 支持。AMD PetaLinux 工具和 BSP 已被基于 AMD 嵌入式开发框架 (EDF) Yocto Project 的工具和镜像逐步取代，EDF 首次随 AMD Vivado™ 设计套件 2025.1 版本同步发布。想要了解FPGA吗？
2025-11-13 13:30:33
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原创 图书推荐|典型密码算法FPGA实现
全书系统地介绍分组密码、公钥密码、Hash、数字签名等典型密码算法的 FPGA 实现，是一本兼具学术深度与工程可操作性的密码硬件开发手册。通过网盘分享的文件：典型密码算法FPGA实现 (杨亚涛，李子臣编著).pdf 链接: https://pan.baidu.com/s/1TO35VkT1HTVVKv1FuM6YKw?与许多偏理论或过时的 FPGA 教材不同，《典型密码算法FPGA实现》最大的价值是——工程可用性极高。《典型密码算法FPGA实现》——一本将密码学推向硬件世界的实用指南。
2025-11-12 13:31:01
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转载 AMD Vitis™ AI 5.1 – 测试版现已开放下载
如需支持，请联系您当地的 AMD 销售代表，或在 Vitis AI 和 AI 社区论坛上提问，期待您的使用反馈。AMD Vitis™ AI 5.1全新发布——新增了对 AMD Versal™ AI Edge 系列神经网络处理单元 (NPU) 的支持。Vitis AI 包含优化的 NPU IP、模型编译工具和部署 API，可在嵌入式平台上实现可扩展的高性能推理。声明：我们尊重原创，也注重分享；想要了解FPGA吗？
2025-11-04 13:30:37
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转载 基于FPGA的红外图像增强-Gamma校正方法
然而，由于外部环境和探测器硬件性能影响，红外图像可能存在过曝光和欠曝光的情况，进而导致图存在过亮和过暗的情况，影响图像质量因此，需要对采集到的红外图像进行二次处理，实现图像的亮度和对比度改善。当校正系数大于1时，将对图像亮部进行压缩，图像整体变暗，当校正系数小于1时，将对图像暗部进行增强，图像整体变亮。图3 FPGA上实现红外图像的伽马校正（校正系数大于1），左图为输入图像，右图为校正后图像。FPGA上实现红外图像的伽马校正（校正系数小于1），左图为输入图像，右图为校正后图像。图1 伽马校正曲线图。
2025-10-30 13:30:34
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转载 全球首颗WiFi 8芯片，博通发布
博通的 Wi-Fi 8 解决方案将先进的调度技术与 Wi-Fi 8 功能相结合，即使在充满挑战的操作环境中以及跨多种设备和应用的情况下，也能确保更快的速度、更长的覆盖范围、优化的频谱利用、减少争用以及可预测的性能。在较旧的 Wi-Fi 环境中，高带宽数据流、实时游戏和持续的 AI 推理的混合使用可能会导致卡顿、缓冲，甚至在最糟糕的时刻丢包。它以 Wi-Fi 6 和 7 为基础，专为我们现在的生活和工作方式而设计：大规模的可靠性能、一致的低延迟和上行链路速度，以满足未来 AI 驱动体验的需求。
2025-10-28 13:30:34
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原创 图书推荐|FPGA设计：基于团队的最佳实践
通过网盘分享的文件：FPGA设计——基于团队的最佳实践.pdf (美）辛普森 （Simpson， P. ）著；另，本文分享资源只为了学习沟通，切勿商用，商用引起的任何纠纷与本公众号无关~它不是教你写更“花”的HDL，而是教你如何让团队的FPGA设计少出错、多交付。可以说，从立项到交付，你能想到的每一个环节，它都在讲“怎么做才是正确的”。其实，这些问题的根源，并不在技术难度，而在团队协作与设计流程。《FPGA设计：基于团队的最佳实践》是这门艺术最好的入门读物。想从“写代码的人”成长为“设计方法的掌控者”；
2025-10-27 13:30:37
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转载 基于FPGA的CLAHE图像增强算法设计
CLAHE图像的区域划分一般按照偶数进行划分，一般按照8*8进行图像区域划分的。为了减少图像处理时 CLAHE 算法的计算次数，通常对图像进行划分区域处理，使用插值算法求解部分像素。CLAHE图像增强算法又称为对比度有限的自适应直方图均衡算法，其算法原理是通过有限的调整图像局部对比度来增强有效信号和抑制噪声信号。通过对图像进行仿真验证，效果与matlab处理的效果相近，证明了FPGA实现该算法是可以的。clahe_data_cal模块的作用实现对分模块数据的映射计算。CLAHE图像算法的FPGA实现。
2025-10-24 13:30:29
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转载 FPGA：XILINXFPGA产品线以及器件选型建议
以下内容基于Xilinx FPGA的最新信息，涵盖产品系列、特性及选型指导。Xilinx FPGA产品线覆盖从低成本到高性能的广泛应用场景，主要分为以下几个系列：Spartan、Artix、Kintex、Virtex、Zynq SoC以及Versal ACAP（自适应计算加速平台）。28nm：Spartan-7、Artix-7、Kintex-7、Zynq-7000，性价比高，适合传统应用。16nm：UltraScale+系列（Artix、Kintex、Virtex、Zynq），高性能、低功耗。
2025-10-23 13:30:43
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原创 图书推荐|AMD FPGA设计优化宝典：面向Vivado System Verilog
前段时间，我们介绍过《AMD FPGA设计优化宝典：面向Vivado/VHDL》，那本书以VHDL语言为主线，深入讲解了FPGA结构、代码风格与设计收敛方法，让不少使用VHDL的工程师直呼“终于有系统教材了”。而今天要推荐的这本—— 《AMD FPGA设计优化宝典：面向Vivado/SystemVerilog》， 可以说是同一体系下的“姊妹篇”，但同时更贴近国内主流工程师的设计习惯。对于使用Vivado的开发者来说，这本书，不仅是一本教程，更是一份系统化的优化指南。时钟偏移、抖动与规划的系统方法。
2025-10-22 13:30:56
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转载 AMD最新专利：内存带宽翻倍！
然而，AMD 的最新专利展示了一种更直接的技术路径，成功将 DDR5 内存带宽输出翻倍，该技术被其命名为 “高带宽 DIMM”（HB-DIMM）。专利显示，HB-DIMM 技术的核心并非优化 DRAM 本身 —— 通过简单的时序重调和多路复用，内存带宽从每引脚 6.4 Gb/s 提升至 12.8 Gb/s，实现输出翻倍。HB-DIMM 方案的突破性在于，它无需依赖 DRAM 硅片工艺进步，即可实现内存带宽的翻倍提升，这一思路为未来内存技术发展提供了新的可能性。想要了解FPGA吗？
2025-10-21 13:30:48
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原创 图书推荐|AMD FPGA设计优化宝典-面向Vivado/VHDL
本书基于 AMD Xilinx FPGA 最新架构（7系列、UltraScale/UltraScale+、Versal ACAP）， 涵盖 RTL 编写风格、时序优化、布线拥塞分析等关键主题。“这本书的价值，不在于让你写出能跑的代码， 而是让你写出能过 timing、能被复用、能被量产的代码。📘 这不是一本“工具教程”， 而是教你如何让 FPGA 设计更优雅、更工程化的“方法论”。而如何从“能实现”到“能优化”，正是 FPGA 工程师成长的关键分水岭。译码器/编码器、加法器、移位器、奇偶校验等逻辑风格。
2025-10-20 13:30:56
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转载 FPGA测试DDR带宽，带宽跑不满的原因有哪些
带宽（GB/s）=数据总线位宽×2×时钟频率÷8 \text{带宽（GB/s）} = \text{数据总线位宽} × 2 × \text{时钟频率} ÷ 8。带宽（MB/s）=总字节数总时间（秒） \text{带宽（MB/s）} = \frac{\text{总字节数}}{\text{总时间（秒）}}AXI-Lite 是低速接口，完全无法测试带宽，必须用 AXI full 或 native 接口。
2025-10-17 13:31:00
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转载 手机 CPU 天梯图，2025 年 9 月版来了
这款芯片基于台积电第三代 3nm 制程，采用高通自研 Oryon 架构，为 8 核（2+6）全大核 CPU 设计，最高主频 4.61GHz，同时集成新一代 Adreno 840 GPU 与 Hexagon NPU。声明：我们尊重原创，也注重分享；话不多说，以下是芝麻科技讯制作的手机 CPU 天梯图 2025 年 9 月精简版，排名越靠上，性能越强，看看你的手机处理器排名还高吗？：6 核 GPU（96EU/768ALU）、22MB L2 + 32MB SLC 缓存、75.8GB/s 内存带宽，性能更强。
2025-10-16 13:30:57
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转载 vivado JTAG链、连接、IP关联规则
ip_associated_rules>标记用于定义首选板接口，或优先级列表可以分配给特定IP上的IP接口的板接口。目前只支持一个名为“default”的规则，因此只能有一对<ip_associated_rule name=“default”></ip_assosiated_rule>板中定义的打开和关闭标记文件。提示：<ip_associated_rules>可以定义多个<ip>标记，标识Vivado ip中的多个ip目录，以及标识单个IP上的不同接口。＜ip＞标记定义了相关规则所应用的ip和接口。
2025-10-15 13:30:29
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转载 【干货分享】用ECO脚本的方式在网表中插入LUT1
这里带大家一起体验一下Vivado 的ECO流程，以vivado自带的Example Design为例, 直接用TCL命令修改网表，在正常的寄存器路径之间加一级LUT。有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。可以看到这个新创建的LUT1所有端口(Pin)都是悬空的. 接下来的步骤要将这些pin连接到合适的net上.运行以下命令，选中打印出的路径，双击可以查看时序报告，F4 键可以打开这条路径的原理图。
2025-10-10 13:30:24
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转载 71页PPT，彻底看懂具身智能！
声明：我们尊重原创，也注重分享；文字、图片版权归原作者所有。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。关键词进行业群、领取报告。与非网eefocus。
2025-10-09 13:30:19
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转载 FPGA世界里的“芯片对芯片”通信：Chip2Chip IP 核带来的效率提升
它通过通道复用、数据宽度转换和支持多种物理层接口（如SelectIO和Aurora），能够将AXI4和AXI4-Lite接口透明地桥接起来，可以让一个 FPGA 向另一个 FPGA（或一个拥有对应 IP 的芯片）发起 AXI 或 AXI-Lite 总线访问，就好像对方走在自己的地址图里那样，读写对方的内存或寄存器。这样一来，不管是片上的处理器、MicroBlaze，还是其他的 AXI master，都能通过这个 IP 发起读写操作，去访问对端设备的 AXI 地址空间。好处是延迟低、链路效率高。
2025-09-30 13:30:33
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转载 Versal SelectIO 基于XPHY构建源同步接口
因此，如果希望时钟被灵活的传递到同一个Bank的多个Nibble中，选择Nibble2、Nibble4的XCC或GC输入是比较好的选择。以Nibble0为例，它的Inter-byte clocking MUX的输出（下图黄色线路）只连到了Inter-nibble Clocking MUX的输入，没有与任何别的端口连接，因此Nibble0不能通过Inter-byte Clocking将自己的时钟传递到别的Nibble，也对应了Table-7第二行第三列的 “-” ，Nibble1的原因相同。
2025-09-29 13:30:33
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转载 秒杀x86！Arm兼容CPU首次跨越5GHz！高通发布全球最快SoC
二是X2E-80-100，总内核数降至12个，其中超级内核减半至6个，总缓存减至34MB，频率还是4.0GHz，性能内核频率还是3.4GHz，单核加速频率还是4.7GHz，但是双核加速频率降至4.4GHz。两个版本的骁龙X2 Elite，GPU频率都降低到了1.7GHz，内存频率不变但是位宽减为128-bit，因而带宽都降到了152GB/s，最大容量限制在128GB，不过NPU算力都维持在80 TOPS。
2025-09-28 13:30:40
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转载 深度iPhone 17 Pro拆解结构大揭秘，内部结构全面大改高度集成
整体来看，这代 iPhone 17 Pro 系列更像是苹果在硬体设计上一次大胆的尝试，三段式结构和大面积散热，这些都不是纯粹的美学，而是为了让手机在长时间高负载下依旧稳定，也正因如此，iPhone 17 Pro 系列才能真正做到「极致 Pro」。这次在 iPhone 17 Pro开箱 实测发现，确实 VC 散热效率确实是比石墨片好太多，能把热平均分散在机身，避免局部过热，再加上 Pro 系列用的是铝合金机壳，导热效果比钛金属还好，这也是为什么 Pro 机型能承载更强的效能表现。
2025-09-26 13:30:21
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转载 模拟IP的一些盲点
开发和销售 IP 的公司需要对其产品承担更大的责任，不仅在设计方面，还要确保其半导体 IP 真正可用。” Kainulainen 继续说道：“因此，不仅设计工作量更大，客户还必须使其集成和系统要求与强化 IP 的工艺环境所设定的约束相一致。实际上，成功的半导体 IP 销售需要一种更具协作性的方式，供应商需要了解客户的需求，并确保 IP 符合其特定的设计目标。“这不仅关乎设计模拟IP的技术能力，还在于确保从开发到销售的整个流程都以客户可用的方式构建，”Heliö解释道。然而，模拟IP却没有这样的优势。
2025-09-25 13:30:30
83
转载 AI设计了一颗人类不理解，但运行良好的芯片
从实践层面来看，过度依赖人工智能可能会侵蚀人类设计师的基础知识和技能，一旦技术出现故障或不可用，就会造成专业知识的缺口。“以前，我们的做法有限，但现在选择的范围要大得多。这些模型可以预测拟议设计的性能，通常适用于与我们习惯的设计完全不同的类型。“我们设计的结构复杂，形状随机，但当它们与电路连接时，却能创造出前所未有的性能，”森古普塔说道。以前的方法是自下而上的，而新的方法是自上而下的。
2025-09-24 13:30:44
76
转载 448G SerDes要来了，准备好了吗？
例如，从 PAM4 升级到 PAM6 会将符号转换数量从 16 个增加到 36 个，展开的 DFE 中的比较器数量从 16 个增加到 36 个，检测器位宽从 2 位增加到 3 位，所有这些都需要更高的精度，并且可能带来更高的功耗。PAM6 可以减轻一些带宽负担，但代价是更复杂的 DSP 和更低的噪声容限。主要的候选方案包括 PAM4、PAM6、CROSS-32、DSQ-32、PR-PAM4、BiDi-PAM4、SE-PAM4 和 DMT，它们在带宽效率、信噪比、复杂性和兼容性之间提供了不同的权衡。
2025-09-22 13:30:35
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转载 一块板子，玩转 HDMI、USB、FPGA ——聊聊开源项目 HDMI2USB-Numato-Opsis
这样一来，不管是做视频采集、直播推流，还是教学实验，都能用上它。平时我们在用相机、摄像头，或者游戏主机的时候，HDMI 是最常见的视频接口。视频实验室工具： 想研究视频接口协议？换句话说，Opsis 就是一个专门给视频开发者准备的“实验平台”，不光能用来做 HDMI→USB，还能玩很多花样。教学演示： 比如做 FPGA 视频实验课，可以直接展示 HDMI 信号的采集、处理和输出，学生能一眼看到效果。但是，但是这是一个10多年前的项目，这类产品已经被ASIC取代，所以借鉴一下思路还是可以的，不建议深入。
2025-09-19 13:30:38
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转载 AMD FPGA搭配ISSI DDR4设计指南
作用是自动生成符合存储器规范的接口逻辑,帮助开发者快速构建稳定\高性能的存储器连接,而无需深入理解存储器底层的时序细节。c.去耦电容靠近电源,大限度地减少电感,大电容提供负载所需的高速瞬态电流。会自动生成存储器接口的时序约束,包含时钟约束、引脚约束等。等),若为自定义存储器,需手动输入数据手册中的时序值。c.对照芯片手册,找到相关的参数,一一填写,建议选择。依次写入,再连续读出,验证数据与地址的对应关系。
2025-09-18 13:30:20
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转载 Altera 交易落地！
这项具有深远意义的战略投资，不仅将加速我们的创新步伐，也将在 AI 应用持续推动可编程逻辑需求增长的关键时期，进一步增强我们在 FPGA 市场的领导力。未来，我们将专注于优化产品组合，充分释放组织的创新潜力与人才优势，持续满足客户不断演进的需求，把握 AI 带来的重大机遇。得益于运营独立性与银湖资本（Silver Lake）的战略支持，Altera 将大幅提升灵活性与资源储备，加速技术创新，从而持续交付领先的 FPGA 解决方案，并全面增强对全球客户和合作伙伴的服务与支持。声明：我们尊重原创，也注重分享；
2025-09-17 13:31:00
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转载 基于Versal的QSPI Flash引导启动Petalinux
声明：我们尊重原创，也注重分享；这里有实例分享，ZYNQ设计，关注我们的公众号，探索。Versal的QSPI Flash引导启动Petalinux。适合存储系统参数、校准数据等需要长期保留的信息。内核、文件系统文件，大小根据image.ub大小进行分配。适用于需要灵活配置的工业控制系统。为云、网络和边缘应用提供出色的。适合空间受限的嵌入式设备。支持运行时加载不同配置文件。通常用于与外部存储设备。
2025-09-16 13:31:09
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转载 苹果iPhone 17发布，核心供应链揭秘！（附100家A股供应商大总结）
值得一提的是，从苹果A股各大龙头供应商来看，各自新的业务增长点出现了差异化，例如立讯精密在加强与苹果的代工服务之际，同时布局AI产业链，而富士康更是成为AI服务器等AI产业链的主要受益者，歌尔股份则加强在XR领域的布局，领益智造、蓝思科技则加强在机器人的布局。苹果自动化检测设备核心供方，为iPhone系列提供自动化检测设备、自动化组装设备、治具类产品，应用于终端产品整机的组装和检测环节，并已纵向延伸至前端模组段、零组件的组装和检测等环节。国内面板龙头，已为iPhone标准版供应OLED屏幕。
2025-09-15 13:30:39
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转载 很详细的光模块产业链
光模块作为一种重要的有源光器件，在发送端和接收端分别实现信号的电-光转换和光-电转换。由于通信信号的传输主要以光纤作为介质，而产生端、转发端、处理端、接收端处理的是电信号，光模块具有广泛和不断增长的市场空间。光模块的上游主要为光 芯片和无源光器件，下游客户主要为电信主设备商、运营商以及互联网&云计算企业。光模块遵循芯片—组件(OSA)—模块的封装顺序。激光器芯片和探测器芯片通过传统的TO封装形成TOSA及ROSA，同时将配套电芯片贴装在 PCB，再通过精密耦合连接光通道和光纤，最终封装成为一个完整的光模块。
2025-09-12 13:30:30
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转载 终结女友的“今晚吃什么”世纪难题~程序员手搓Flutter代码+焊接树莓派
要是我高中的手工课老师看到这个，他大概会撤销我的文凭”，但他依然用激光切割完成了所需的胶合板，并打造了一个迷你街机风格的机箱来安置 Decisioninator，组成一个方方正正的框架。左边的大红按钮负责“开转盘”，右边的小蓝按钮则是“换模式”，比如：今晚去哪家餐厅、家务该怎么分、约会去哪儿，或者电影夜该看什么。以选择“吃什么”为例，按下按钮后，虚拟转盘会“旋转”，直到选中其中一家餐厅。：没有桌面加载，开机即进入命令行，应用能第一时间跑起来，体验像“一按即用”的专用设备，而不是一台需要等待加载的迷你电脑。
2025-09-11 13:30:58
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转载 开发者分享｜AMD Vivado™ Design Suite 实现 - 解决 I/O 时钟布局器错误
I/O 时钟布局器算法是一种基于规则的算法，可将网表中的时钟结构映射到具体规则。您可以使用 Vivado 中的 Ctrl+F 选项返回错误中提及的单元，或者使用 Tcl 脚本将错误消息中的单元和信号线放入 Tcl 变量中。对于复杂的时钟结构，可以通过混用多个单元和信号线的 CDR、LOC 与 CLOCK_REGION 约束来解决 I/O 时钟布局器错误。第 2 段属于规则中提到的最后一行。在 I/O 时钟布局器阶段可能会发生错误，指出该工具无法对该时钟结构进行布局，直至最后 BUFG 仍然无法完成布局。
2025-09-10 13:31:05
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转载 VIVADO时序约束及STA基础
create_generated_clock -name clk_div -source [get_ports clk] -divide_by 2 [get_pins rega/Q] 意思是在rega单元的Q引脚上的时钟信号clk_div是由clk经过2分频得到的生成时钟。四类时序路径中，除了FPGA输入端口到输出端口这一特殊情况外，其他时序路径均由源时钟路径、数据路径和目的时钟路径三部分构成。1 时序约束首要任务是创建主时钟，主时钟即为时钟引脚进入时钟信号或高速收发器生成时钟。
2025-09-10 13:31:05
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转载 基于FPGA的红外图像边缘检测 -Sobel算子法
Sobel算子主要包含两组3x3的卷积核，分别用于计算水平方向(G_x)和垂直方向(G_y)的梯度。其中，传统方法主要通过微分算子完成对图像边缘的检测，经典算子有Sobel算子，本次实验选用的红外图像为睿创微纳开源平台中的海上船舶数据，基于matlab实现的边缘检测结果如图1所示。图2 基于Sobel算子的边缘检测（Verilog和ModelSim仿真结果)本次实验的主要任务为在FPGA上实现基于Sobel算子的红外图像边缘检测。Sobel算子的边缘检测(上板验证，分别取不同阈值的边缘检测结果）
2025-09-08 13:31:09
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