VIVADO的PLL使用条件限制

原创 已于 2023-10-17 01:22:56 修改 · 3.7k 阅读 · 21 ·
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于 2023-10-17 01:21:49 首次发布
本文探讨了VIVADO中PLL的工作原理，频率范围限制，特别是针对Artix-7系列FPGA。作者发现MMCM和PLL模式下的VCO频率及输出频率限制，并提出了1-5MHz低频信号可能通过分频器解决但需注意稳定性问题，而高频时钟则可能需要多个PLL来应对复杂需求。

VIVADO的PLL使用条件限制

文章目录

一、说明

    在vivado构建MMCM/PLL IP核时，因为我输出的时钟个数有点多，频率范围有点宽，然后MMCM就一直报错了。然后借此机会对vivado的MMCM/PLL IP和使用条件和输出范围做一次粗略地研究，然后在此记录。

二、PLL使用限制

    
1，PLL工作原理
在这里插入图片描述
    参考文献：ug472
    意思就是说：所有的时钟输出都是由VCO分频得到的，VCO的频率为 F V C O F_{VCO} F

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