- 博客(71)
- 资源 (2)
- 收藏
- 关注
RSS订阅原创 多端口S参数与串扰
本文研究了四端口网络S参数特性，重点分析了传输线串扰对信号传输的影响。通过ADS仿真发现：12GHz时S21出现明显凹陷，表明信号在端口1到2的传输被严重削弱；分析显示此时信号能量主要被远端串扰(S41)消耗。将传输线调整至内层后，由于串扰减小，S21显著改善；缩小走线间距至3mil时，串扰增大但S21下降幅度较小。研究证实工程实践中串扰对S21参数具有重要影响，为高频电路设计提供了参考依据。
2025-12-10 21:08:47
199
原创 S21的含义与相位延迟
摘要：S21参数表示信号通过互连结构时的传输损耗，定义为端口2输出与端口1输入的正弦波比值，通常以dB为单位。实际互连结构必然产生信号损耗，主要包括电阻损耗、介质损耗、反射损耗、串扰和辐射损耗五种类型。通过ADS仿真50Ω传输线可观察到信号损耗现象，且S21的相位经解缠处理后可用于计算传输线在不同频率下的延时（ps单位）。研究表明，理想的无损传输在实际工程中并不存在。
2025-12-09 17:39:29
188
原创 S11的含义与传输线阻抗
本文讨论了S11参数在信号反射分析中的应用。S11表示端口反射信号与入射信号的比值，反映互连结构的反射情况，其大小与频率相关。通过将互连结构视为黑盒子，可以建立S11与输入阻抗的关系，但仅凭S11无法准确计算特性阻抗。文章提出通过开路和短路两种状态下的S11测量，结合公式计算可准确获得传输线特性阻抗，并通过HFSS仿真验证了该方法的有效性。这种方法特别适用于仅有S11参数而缺乏传输线具体信息的情况。
2025-12-09 15:07:30
450
原创 S参数02-S参数中的纹波
S参数中的纹波现象主要由阻抗不匹配引起的信号多次反射造成。当传输线两端阻抗均不匹配时，信号会在端口间反复反射叠加，导致S11和S21出现幅度波动。仿真分析表明：传输线延时为信号周期1/4时S11最大，1/2时最小；阻抗不连续程度越大、传输线越短，S11波动越显著。这些反射叠加效应是实际测试中S参数纹波的根本原因。
2025-12-01 22:49:08
235
原创 S参数01-S参数的含义
摘要：在高频电路分析中，传统阻抗矩阵因难以实现完全开路而失效。S参数通过测量入射波与反射波的关系，避免了这一问题，成为高频网络分析的理想工具。它以频域模型表征线性网络，将网络视为"黑盒子"，只需测量端口信号关系即可描述网络特性。S参数数据文件通常以.sNp格式存储，如二端口网络为.s2p。这种方法测量简便、结果准确，因而得到广泛应用。
2025-12-01 21:42:08
274
原创 电源完整性14-电容位置与补偿电流
摘要：通过SIWave和ADS仿真分析了去耦电容与芯片距离对电源完整性的影响。结果显示：电容距离越远，谐振频率越低，频选特性越尖锐；时域分析表明近端电容响应更快，电压波动更小。引入ESL（0.5nH）和安装电感（1nH）后，电流响应延迟加剧，电压跌落明显增大。关键结论：去耦效果主要受寄生电感参数制约，优化电容布局时应优先降低ESL和安装电感，而非单纯缩短距离。研究通过不同扇出方式的对比图验证了这一观点。
2025-11-20 22:04:12
201
原创 电源完整性13-孔洞对平面电感的影响
摘要：通过电源完整性案例研究，在平面上布置19x19过孔阵列，对比分析有无孔洞对平面安装电感的影响。结果表明，布满孔洞的平面电感量明显高于无孔洞平面，证实孔洞数量增加会导致平面安装电感量上升。该发现为PCB设计中过孔布局对电源完整性的影响提供了重要参考。
2025-11-20 19:40:48
183
原创 电源完整性12-平面电感
摘要：通过ADS建模分析电源平面间电感特性，发现随着频率(10-100MHz)升高，平面和回路电感均因趋肤效应和邻近效应而下降；增大平面间距会减弱互感，增大过孔间距会增加自感，两者均导致回路电感上升。该研究为电源完整性设计提供参考依据。
2025-11-18 21:53:18
121
原创 电源完整性11-电容安装电感的影响因素
本文研究了电容扇出过孔安装电感的影响因素，通过Q3D建模分析了过孔间距、长度、扇出线长度和宽度对电感的影响。结果表明：过孔间距增大导致互感减小，电感增大；过孔和扇出线长度增加使自感增大，电感增大；而扇出线宽度增加时互感增速超过自感，使电感减小。这些现象的根本原因在于电感计算公式中自感与互感的相互作用关系。研究揭示了各参数变化对电感影响的物理机制，为优化设计提供了理论依据。
2025-11-14 21:43:30
309
原创 电源完整性10-安装电感与自谐振频率
本文探讨了电容自谐振频率与寄生参数的关系。研究表明，电容安装到PCB后会引入额外电感（如焊盘、引线、过孔等），这些串联电感会显著影响电容的自谐振频率。通过ADS仿真和实际测量发现，0402封装的0.1uF电容在安装后自谐振频率从25.2MHz降至15.9MHz。结果表明，安装电感会降低电容的高频去耦能力，因此在PCB设计中需严格控制安装电感以保持电容的高频性能。
2025-11-11 21:56:56
302
原创 电源完整性09-在多大频率内去耦
PCB去耦频段取决于芯片封装特性。从Die端看，PDN系统呈现两个并联谐振峰：第一个由封装电容和引线电感决定，第二个由Die电容和封装分布电感决定。PCB去耦主要影响第一个谐振峰附近频段，具体范围与封装参数密切相关。当封装电感小、电容大时可能只需处理几MHz频段；若无详细封装数据，通常关注几十MHz内，极少超过100MHz。高频去耦在百MHz级实现难度大，尤其是低目标阻抗时需大量小电容。
2025-11-11 20:52:39
150
原创 电源完整性08-电容网络配置方法
摘要：常用去耦电容网络设计方法包括BIG-V法和MP法。BIG-V法通过在电源引脚添加大量0.1μF电容进行设计，但存在并联谐振峰难以控制的问题，往往需要数百个电容才能满足阻抗要求。相比之下，MP法采用多值电容组合方式（如Oneperdecade或Threeperdecade），通过合理配置不同容值的少量电容即可实现平坦的阻抗曲线，更加高效实用。仿真结果显示，MP法在满足PDN阻抗要求的同时，能有效避免谐振问题，是目前最常用的设计方法。
2025-11-06 21:48:54
265
原创 OrCAD如何批量修改网络标号与跨页连接符
本文介绍了OrCAD中网络标号和跨页连接符的批量修改方法。网络标号修改步骤包括：选中目标网络、编辑属性、复制名称到Excel处理后再粘贴回软件。跨页连接符修改需额外注意乱序问题，在Excel中添加辅助排序列，通过两次排序确保数据对应。两种方法都采用"Excel中介处理+OrCAD粘贴"的模式，实现了高效批量修改，最后均需保存完成操作。
2025-11-06 11:49:41
343
原创 电源完整性07-如何确定PDN网络中的大电容
本文探讨了通过并联电容改善VRM阻抗曲线的方法。分析发现当频率超过2MHz时，VRM阻抗高于12.5mOhm的目标值。通过计算得出需要并入5.7μF电容使阻抗曲线与目标值重合，实际应用中只需选择大于该值的电容即可。研究还表明，由于电容寄生参数的影响，实际选用4.7μF电容也能满足阻抗要求。这种方法有效将目标频点附近的阻抗降至期望水平，同时考虑了实际电路中的非理想因素。
2025-11-04 22:04:12
316
原创 电源完整性06-电容并联谐振峰的特性
摘要：电容并联时会产生并联谐振现象，其阻抗特性随频率变化而变化。研究发现谐振峰大小与ESR并非简单的线性关系，当ESR大于临界值（如70mΩ）时峰值随ESR增大而增大，反之则减小。优化设计时需要选择合适的ESR值，尤其针对大容量铝电容。此外，并联电感值越大谐振峰越高且频率越低，而两个电容差值越大则谐振峰越尖锐。这些发现对高频电路设计中的去耦网络优化具有重要指导意义。
2025-11-04 16:28:33
294
原创 电源完整性05-电容并联对阻抗的影响
摘要：ADS仿真显示，多电容并联可有效降低整体阻抗，使其保持在目标阻抗线以下。当并联电容值不同时，阻抗曲线呈现各电容特性的叠加效应；而并联相同容值电容时，阻抗曲线整体降低但谐振频点保持不变。仿真验证了电容并联对阻抗特性的调节作用。
2025-11-04 15:15:54
210
原创 电源完整性04-实际电容的特性
实际工程中电容并非理想电容，实际电容可以用下图来表示：ESR代表等效串联电阻，ESL代表等效串联电感，C为理想电容。因此实际电容特性的阻抗可以表示为：下面为村田MLCC电容的阻抗特性曲线：根据图中电容的阻抗特性曲线可知：电容在频率低于谐振频率时相位小于零，电压滞后与电流，电路呈容性；电容在频率高于谐振频率时相位大于零，电压超前与电流，电路呈感性；电容在频率等于谐振频率时相位等于零，电路呈电阻特性；既然电容可以等效为RLC串联电路，因此也会存在品质因数Q，当电路发生谐振时品质因数为。
2025-10-31 17:06:51
388
原创 电源完整性00-什么是PDN和VRM
本文介绍了VRM（电压调节模组）和PDN系统（电源分配系统）的基本概念。VRM通过DC-DC或LDO方案为处理器提供可调供电电压，支持不同电压需求的处理器。PDN系统由电源模块、PCB电容、电源平面等多组件构成，具有提供稳定电压和为信号提供低噪声参考路径的双重功能。电源完整性(PI)的核心任务是确保PDN系统满足负载芯片的电源需求。全文简明阐述了现代电子系统中电源管理的关键组成部分及其相互关系。
2025-10-29 15:08:30
382
原创 电源完整性03-PDN目标阻抗
本文通过ADS仿真分析了PDN系统在不同电流负载上升时间下的性能表现。当上升时间为175ns（BW=2MHz）时，系统下冲40mV满足5%波动要求（目标阻抗12.5mΩ，实测12mΩ）；但当上升时间缩短至7ns（BW=50MHz）时，下冲达0.55V且阻抗升至286mΩ，超出允许范围。频域阻抗曲线分析表明，2MHz频点满足目标阻抗要求，而50MHz频点严重超标。研究证实上升时间缩短会显著增加PDN系统的电压波动风险。
2025-10-29 14:59:01
242
原创 电源完整性02-VRM模型
本文通过仿真对比了四元件模型与两段式模型在阻抗频率曲线分析中的表现。研究发现：四元件模型中各元件（R0、Lslew、Rflat、Lout）分别影响不同频段的阻抗特性，但无法体现低频谐振特征；而两段式模型能更准确地反映VRM输出电容的实际阻抗曲线，特别是低频段的谐振特性，与实测结果吻合度更高。因此得出结论：两段式模型更贴近实际应用场景，在电源阻抗分析中更具实用价值。
2025-10-29 11:42:06
170
原创 Multisim导入TI Spice模型
本文介绍了在Multisim中导入Spice模型的详细步骤：首先从TI官网下载模型文件（如TPS54360），用文本编辑器修改模型内容，注释掉第一个.ENDSXXXX并复制到文件末尾，保存为.cir格式。在Multisim中使用元器件向导，设置元器件名称、封装和管脚配置，加载修改后的Spice文件并映射管脚关系，最后保存即可使用。文末提供了相关视频教程链接供参考。
2025-10-28 14:22:24
467
原创 电源完整性01-数字IC的动态电流
文章摘要：直通电流指在推挽电路中两个开关元件同时导通时电源与地之间的短路电流。通过ADS仿真sn74alvch16244的IBIS模型发现，信号跳变时电源电流出现大尖峰，而传输线电流较小，这主要是由于直通电流导致大部分电流直接流向地线所致。该现象揭示了电路设计中直通电流对电源完整性的重要影响。（97字）
2025-10-23 14:29:53
197
原创 串扰16-保护地线
文章通过ADS仿真分析了保护地线对信号干扰的影响。研究发现，保护地线若阻抗不匹配会产生震荡，反而恶化信号干扰。仿真显示，当保护地线末端呈高阻抗时，信号质量会显著下降；而缩短地线长度或增加接地过孔可改善信号质量。对于表层走线，密集的接地过孔能提高隔离效果，但内层走线效果不明显。工程应用中，保护地线需谨慎使用，需根据实际情况调整地线长度和过孔密度，避免不当处理导致干扰加剧。
2025-10-17 16:25:47
524
原创 串扰15-反射与串扰
本文通过ADS仿真分析了阻抗匹配对信号串扰和反射的影响。结果表明，当攻击线或受害线不做端接时，会导致严重的信号反射和震荡现象。具体表现为：攻击线输入端未端接会引起输入信号反射，影响串扰幅度；输出端未端接则使反射信号与原始串扰叠加。受害线近端未端接会导致反射影响远端串扰，远端未端接则会引起近端串扰反射并产生震荡。仿真显示，将各端口阻抗匹配至50Ω能有效抑制信号反射和串扰。该研究为高速电路设计中的阻抗匹配提供了重要参考依据。
2025-10-07 18:28:06
267
原创 串扰14-蛇形走线与信号延迟
本文研究了PCB布线中蛇形走线对信号延时的影响。通过仿真分析发现，蛇形走线会因近端串扰导致信号提前到达，且绕线间距(Gap)越小、绕线高度(H)越大，信号提前量越明显。研究建议在实际布线中应尽量增大绕线间距和减小绕线高度，以减小串扰对时序的影响。文章通过波形叠加原理解释了这一现象，并给出了优化后的绕线方式建议。
2025-10-07 16:55:05
322
原创 串扰13-串扰如何影响信号边沿
摘要：ADS仿真显示，信号线间的串扰噪声会影响信号边沿速度。当两根信号线同时传输时，受害线因远端串扰耦合导致信号边沿变缓；若将受害线信号相位调整180度，则因串扰叠加效应使边沿更陡峭。远端串扰噪声的持续时间与信号上升时间一致，故仅改变信号上升速度而不影响幅度。通过波形叠加验证了串扰对信号传输特性的影响。
2025-10-05 21:08:05
196
原创 串扰12-串扰对信号的影响
摘要：通过ADS仿真研究串扰对信号的影响，利用两组PRBS信号进行实验。结果显示：当延迟时间T_D=0时，两信号波形一致；T_D=50ps时出现毛刺，为表层信号远端串扰所致；T_D=800ps时，远端串扰对信号的影响更为显著。眼图分析有效揭示了不同延迟条件下串扰效应的变化特征。
2025-10-04 21:25:41
167
原创 串扰11-宽边耦合的串扰
本文探讨了PCB设计中相邻信号层走线间的串扰问题。研究发现，同层走线间的边沿耦合和不同层间的宽边耦合都会产生串扰。ADS仿真表明，当相邻层走线完全重叠时耦合噪声较大，而增加介质层厚度（如40mil）可有效减小串扰。这为PCB布线设计提供了重要参考：在密集布线时应注意控制相邻层走线的重叠程度，必要时可通过增加介质厚度来降低串扰影响。
2025-10-04 15:03:11
186
原创 串扰10-影响串扰的因素
串扰的主要影响因素包括：耦合长度（近端串扰在饱和前随长度增加，远端持续增加）、线间距（间距越大串扰越小）、信号层（内层串扰对间距更敏感）、信号幅度（正比关系）、上升时间（Tr越小串扰越大）、介质厚度（厚度越小串扰越弱）以及介电常数（影响极小）。这些因素共同决定了串扰的强弱程度。
2025-10-03 22:37:00
292
原创 串扰09-Er与串扰
摘要：仿真分析表明，介电常数(Er)对传输线串扰的直接影响较小。在固定线宽且不考虑阻抗匹配时，Er变化对串扰影响微弱；但在50Ω阻抗控制条件下，需调整介质厚度来维持阻抗，此时介质厚度变化会显著影响串扰水平。因此，介电常数本身并非串扰主因，而阻抗匹配要求导致的介质厚度变化才是关键影响因素。
2025-10-03 22:11:56
125
原创 串扰08-介质厚度与串扰
摘要：介质厚度对传输线串扰有显著影响。研究表明，阻抗控制下走线离参考平面越远，线间耦合越强，串扰越大。通过ADS和Q2D仿真验证：当介质厚度从2.5mil增至10mil时，耦合度从0.081升至0.114，且线间距增大至18mil时耦合效应仍随介质厚度增加而增强。仿真数据证实介质厚度与串扰强度呈正相关关系。
2025-10-03 14:43:23
225
原创 串扰07-多条攻击线时的近端串扰
摘要：通过ADS仿真分析传输线在不同间距（1W-3W）和攻击线数量下的近端串扰特性。结果表明：串扰随攻击线数量增加而增大，但达到一定数目后趋于稳定，主要因为外层攻击线距离受害线过远导致耦合效应显著减弱（微带线和带状线均适用）。研究提供了不同间距下的最大近端串扰参考值，为实际布线设计提供理论依据。（148字）
2025-10-01 19:48:46
143
原创 串扰06-近端串扰的大小
摘要：通过ADS仿真分析50Ω传输线在不同间距下的近端串扰特性。结果表明：1）表层和内层走线的近端串扰均随间距增大而减小；2）内层走线在间距较小时串扰较大，但随间距增大衰减更快，对间距变化更敏感。研究为PCB布线设计提供了重要参考依据，建议在高密度布线时优先考虑内层走线并严格控制线间距。
2025-09-30 14:23:11
183
原创 串扰05-远端串扰的饱和
摘要：通过ADS仿真分析传输线远端串扰特性，得出关键结论：1)表层走线存在远端串扰，内层走线可忽略；2)远端串扰会饱和，最大值为攻击信号幅度的一半；3)饱和长度与信号上升时间（上升时间越小，饱和长度越小）和线间距（间距越小，饱和长度越小）相关；4)远端串扰的饱和长度远大于近端串扰。仿真验证了耦合线长度、信号参数和布线方式对串扰的影响规律。
2025-09-29 22:14:17
156
原创 串扰04-近端串扰的饱和
本文研究了PCB走线中近端串扰的饱和特性。研究表明，近端串扰幅度在耦合长度达到临界值（表层715mil，内层604mil）后趋于饱和，波形展宽。线间距变化仅影响饱和峰值，不影响饱和长度。内层走线因传播速度较慢，其饱和长度比表层短约15%。仿真结果显示：小间距时内层串扰略高于表层，但随着间距增大，内层串扰衰减更快。该研究揭示了内层走线串扰对间距更敏感的特性，为PCB设计提供了重要参考依据。
2025-09-29 14:59:51
378
原创 串扰03-近端串扰和远端串扰
信号线串扰分析表明，容性耦合和感性耦合同时存在，导致受害线产生近端串扰(Vnext)和远端串扰(Vrexr)。近端串扰表现为宽脉冲，持续时间长（往返延迟加信号上升时间）；远端串扰则为窄而高的脉冲。近端串扰由后向耦合电流"接力"传播形成，而远端串扰由前向耦合电流同步积累产生。当攻击信号到达末端时，远端串扰立即消失，而近端串扰仍需一个传输线延迟才能完全传回。
2025-09-29 13:46:09
416
原创 串扰02-感性耦合与感性串扰噪声
本文通过Q2D建模和ADS仿真研究了数字信号传输线间的感性耦合效应。研究发现：当线间距从6mil增至12mil时，线与平面间互感基本不变，而线间互感减小。ADS仿真显示，攻击线电感处电流因电感充电过程而缓慢上升；受害线因互感作用产生与攻击线方向相反的电流。电压分析表明，电感充电导致信号反射和波形变化（如尖峰、正负脉冲等）。当两根传输线均接入激励源时，电感充电效应明显，但互感影响几乎不可观测。该研究为高速电路设计中减小串扰提供了参考依据。
2025-09-25 15:43:52
323
原创 串扰01-容性耦合与容性串扰噪声
摘要：串扰源于多导体系统中的电场和磁场耦合，导致信号能量传递到邻近导体形成噪声。PCB走线间及走线与参考平面间存在耦合电容，Q2D建模显示两根50Ω传输线间耦合电容为0.15pF，与平面间为2.9pF。ADS仿真表明耦合电容会在信号传输时产生充电毛刺，并通过电容传播到相邻传输线，当两根线都接信号源时，容性噪声会互相影响信号波形。
2025-09-24 17:40:35
244
原创 链式结构的特性
本文分析了链式结构和Fly-by结构的信号反射特性。研究表明：对于链式结构，调整分支长度比主干线长度更能有效改善信号质量，接收端Die电容会显著影响信号波形，通过添加串联匹配电阻和末端并联端接可优化信号完整性。对于Fly-by结构，Die电容数量与大小直接影响信号反射程度，减少电容负载和采用串联端接能有效抑制负反射。仿真结果显示，合理控制分支长度、优化端接策略以及减小容性负载是改善信号反射问题的关键措施。
2025-09-21 21:14:45
368
原创 T拓扑结构的特性
摘要：本文通过ADS仿真分析了DDR中T型拓扑结构的信号传输特性。研究表明，分叉点反射系数为-1/3，传播系数为2/3，信号经过多次反射叠加形成爬坡现象。并联端接实验显示，不同端接电平仅使信号平移，但会产生负反射毛刺。文章还考察了Die电容和板材损耗对波形的影响，发现后者更接近实际传输情况。该研究为DDR拓扑结构设计提供了重要参考依据。（148字）
2025-09-19 23:32:12
293
Speed 2000仿真DDR3波形出不来
2025-07-24
请问图中mos管无法关闭是为什么(关键词-运放)
2025-06-11
点击View CDSDefaultOuput时没反应是为什么
2025-06-10
四片DDR3有一片跑不起来
2024-11-07
关于SI仿真的问题：ANSYS SIwave运行仿真后叠层结构报错
2024-09-29
STM32G431最小系统的BOOT0一直是1.65V左右
2024-01-08
VIVADO直接在程序里分频的信号可以作为子模块的输入时钟信号吗？
2023-08-10
Stm32 Keil5
2023-05-21
TA创建的收藏夹 TA关注的收藏夹
TA关注的人