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RSS订阅原创 【知识点】建立时间和保持时间
建立时间（setup time）和保持时间（hold time）是数字电路时序的基础。数字电路系统的稳定性，基本取决于时序是否满足建立时间和保持时间。通俗理解：时钟到来之前，数据需要提前准备好；时钟到来之后，数据还要稳定一段时间。建立时间和保持时间组成了数据稳定的窗口，如下图所示。
2024-12-15 14:57:10
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原创 FPGA实现UART串口通信
UART 的英文全称是 Universal Asynchronous Receiver/Transmitter，即通用异步收发器，串口是串行接口的简称，两者组合起来就是通用异步串行通信接口， 它包括了 RS232、 RS499、 RS423、 RS422 和 RS485 等接口标准规范和总线标准规范， 因此串口广泛应用于嵌入式、工业控制等领域。
2024-12-05 15:33:00
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原创 SPI通信协议及verilog实现adc芯片开发
建立在FPGA的基础上，整理一下自己所遇到的使用到SPI协议的知识点与程序流程与仿真理解、实现。本文使用SPI协议有两种器件，一种是讲解并理解SPI协议的，使用的是所学ADC芯片开发，程序编写选用的是状态机中的特例——序列机来编写的，Testbenth是使用正弦txt文本导入进行验证SPI协议能够正常输入输出；另一种是实际运用上，高精度时间测量模块TDC-GPX2，按照芯片开发手册来进行代码状态机的编写与测试开发，最终实现FPGA联合TDC-GPX2模块来进行多通道时间测量。
2024-08-16 14:48:37
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原创 UDP server 和UDP client说明
UDP client ，是指模块通电后监听设置的端口，不主动建立链接，当串口设备向模块串口发送数据时，串口服务器 将数据发送到设定的目标IP和端口上，PC端可以将目标IP和端口设置为模块的自身IP模块的自身端口，然后PC端发送数据，可以将数据发送到模块的串口端。在此模式下，模块默认记录一个目标IP，当串口有数据时，向记录的IP发送数据，同时，模块处于服务器的地位，接收网络中发给模块的数据包，并随时调整目标IP为数据来源的IP，适合于多个IP对应模块的工作方式。
2024-05-16 20:20:33
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原创 PL 读写 PS 端 DDR，按键还没按LED就亮了问题分析
下载程序没有按按键LED就会亮，按键电平触发模式也试过了，不知道哪里问题，或许是因为时钟哪里自己弄错了一开始读取的就是已经发送的。
2024-04-11 17:58:41
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原创 AXI4总线协议（包含AXI4-Lite、AXI4_full、AXI4-Stream）
AXI（高级可扩展接口），是ARM MBA的一部分；AMBA：高级微控制器总线架构；是1996年首次引入的一组微控制器总线；开放的片内互联的总线标准，能在多主机设计中实现多个控制器和外围设备之间的连接和管理。AXI4是学习ZYNQ的PL与PS交互通信的重要部分，必须弄懂原理时序，后续在进行实时整理更新。
2024-04-10 22:05:36
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原创 波特率详解（在自己编写串口遇到的顶层定义，刚好仔细理解一下做个笔记）
波特率，通常就是说每秒能传输多少位数据，比如波特率为9600bit/s，就是指1秒传输9600位数据（当然这是包含起始位，校验位，停止位在内的，所以有效数据其实并没有这么多）。当使用该波特率时，那每个电平持续时间不就是1/9600秒么。
2024-04-10 16:52:38
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原创 PS端开发UDP通信，完成网口助手收发一致
最近在做PS与PL的数据交互传输，目前先调通PS端以太网UDP传输，网上没有UDP的开发发送接收，vitis进去大多数都是TCP的，我需要用的是UDP，自定义加上用户端IP地址和端口，故作次修改，以供参考。
2024-04-10 14:03:24
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原创 verilog实现16位计数器
16位计数器，是代表16位二进制计数器，即计数0~65535，计数65536个，当达到计数满的时候，令计数器重新计数。这里的完成方法是基于之前的“verilog实现4位计数器”的基础上，调用4位计数器来完成16位计数器，读者也可以直接写16位的计数器。这里按照4位计数器为模块来调用实现16位计数器。
2023-07-18 18:07:37
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原创 verilog实现4位计数器、Modelsim仿真、Chipscope调试以及下板子测试
工具：Quartus、Modelsim。内容：用Verilog语言编写4位二进制计数器，并仿真、下载、通过逻辑分析仪在线调试。
2023-07-15 17:34:16
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uart-top : 串口收发程序 备注：工程名字没问题，里面包括串口收发所有工程文件，只是写的时候一开始写uart-rx
2024-12-05
PS端开发UDP通信，完成网口助手收发一致
2024-05-16
FPGA实现匹配滤波verilog程序
2024-01-30
随机数产生器（使用verilog编写的m序列，pn序列，经过了Matlab统计随机数服从随机分布，65536循环，完全够用）
2024-01-30
veriog实现的四位计数器
2023-07-15
空空如也
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