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RSS订阅原创 PLL(锁相环，时钟管理单元) IP核的使用(vivado平台)
1.什么是锁相环？Phase-Locked Loop，即相位锁定的环路，简称锁相环。2.作用：简单来说，就是用于产生我们所需要的时钟。将输入的时钟进行：倍频(比如输入时钟25M，我们要产生50M时钟)分频(在不影响系统功能的前提下，较低的工作时钟，能够降低系统功耗)相位偏移占空比等都可以控制。倍频只能通过PLL来实现因为倍频只能通过模拟电路实现，所以PLL可以理解为FPGA内部嵌入的模拟模块。PLL IP核，既然是IP核，即它的功能已经被人封装起来了，我们只需要调用、
2021-09-27 16:03:46
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原创 fifo介绍及fifo IP核使用(工程文件获取请参考文末)
一.fifo简介1.fifo first in first out的缩写，先进先出数据缓存器。与普通存储器的区别：对外接口没有地址线。由此所带来的优点是：不用处理地址信号，时序较简单。缺点是：不能像普通存储器那样自由读写某个地址的数据，只能顺序地写入，顺序地读出数据。例如：往fifo中存入100个数据，想要读出第50个，只能先读出前面那49个。2.用途（1）跨时钟域数据传输；例如：以50M的时钟写入，再将其以100M的时钟读出。如此，便完成了由低频域系统向高频域系统的传输
2021-09-24 16:10:45
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原创 AXI协议(总结连载二)
这篇是关于信号描述的，中文翻译来源于网友大家上传的资料。若有侵权，请作者及时联系我标注。感激不尽~A2 Signal Description注：bus width(总线宽度)和transaction ID width(ID宽度)是在开发的时候确定的，可以修改。以下展示32bits的数据总线宽度，4bits的写数据选通。以及4bits的ID宽度。A2.1 全局信号ACLK信号为上升沿采样reset信号为低电平有效5个信道各自都包含了VALID和READY信号A2.2 w
2021-08-27 11:03:32
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原创 AXI协议(总结连载一)
本人是FPGA助理攻城狮一枚~工作快两个月了，近期在学习AXI协议。为了记录自己的学习历程，方便今后拿起来复习。因此手动翻译了AXI协议原文。等连载结束了会贴上英文版协议。分享出来是想与大家共同讨论，一起进步。经过一遍又一遍地rua，慢慢地有点感觉了。刚开始看确实不好顶。请大家一定加油????小小新人，请大家多多关照~AMBA AXI协议规范我们知道，AMBA协议是ARM公司推出的一种片上总线协议。AMBA，Advanced Microcontroller Bus Architectur
2021-08-27 10:16:02
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空空如也
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