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原创 Vivado报错[Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair.

在 Xilinx 7 系列 FPGA（如 Artix-7, Kintex-7）的架构中，芯片被划分为多个时钟区域，通常每 50 个 I/O 为一个时钟区域（例如 Y0-Y49 是区域 0，Y50-Y99 是区域 1，Y100-Y149 是区域 2）。报错的核心意思是：输入时钟引脚（IBUF）和时钟管理单元（MMCM）的物理位置距离太远，或者不在同一个专用的时钟区域内，导致无法使用 FPGA 内部的专用时钟布线资源连接它们。IBUF 位置：IOB_X1Y124 （位于 Y 坐标为 124 的 I/O 盒）

原创 006---Xilinx Vivado DDR3 （二）---MIG IP核输入/输出端口信号介绍

MIG IP核例化模板代码如下。

原创 vivado处理硬件设计差分对布线极性翻转的问题

硬件设计时，ad9361数据差分对的极性与fpga的p、n极性不对应。不修改硬件设计的情况下，如何进行软件纠正？在ODDR 的输入端对数据进行按位取反操作。在IDDR的输出端对数据进行按位取反操作。接收侧：IBUFDS + IDDR。发送侧：ODDR + OBUFDS。

原创 pll/mmcm输入时钟配置页面警告

对于 10MHz 时钟，周期是100ns=100000ps，要想抖动≤999ps，UI 值必须 ≤ 0.00999，把 0.01 改成 0.005（对应 500ps）就不会报错了。2.Input Jitter 改成一个小于 1000 的整数.推荐值：板载晶振：100 或 200 外部输入时钟（如 AD9361）：50。Jitter Options 现在是 UI 单位，而 Vivado MMCM 对 ** 皮秒（ps）** 的限制是 0~999ps。方案 1：直接改成 ** 皮秒（ps）**

原创 野火——皓月开发板原理图与PL\PS\LINUX开发教程

野火——皓月开发板原理图与PL\PS\LINUX开发教程pdf。

原创 BeyondCompare5 安装、破解教程

原创 vivado报错 [Place 30-640] Place Check : This design requires more IDELAYCTRL cells...

原设计需要13 个 IDELAYCTRL 资源 > 器件自身8个可用资源。修改代码逻辑，避免重复例化。

原创 米联客zynq7030开发板相关

XC7Z030FFG676-2 FPGA资源。

原创 vitis2021.1 HLS导出RTL时报错

这个问题本质是 Xilinx 早期 Vivado 版本的兼容性 bug（内部参数未考虑 32 位 int 的 2038 问题，未将时间戳参数改为 64 位），后续新版本已修复，将内部标识参数从 32 位int改为 64 位long long/ap_uint<64>。重新打开 HLS 工程，执行综合（C Synthesis）→导出 RTL（Export RTL），此时工具生成的时间戳。用新版本打开工程（工具会自动兼容旧工程配置），直接导出 RTL 即可，无需任何额外修改。

原创 采用vivado2018.3将源码封装为 IP操作步骤

（2）按住 shift 全选后，右击弹出菜单后选择 Create Interface Definition。(4)路径下多出 3个文件，这3个文件就是定义了自定义的总线接口。（3）接口定义为 slave，命名为 FDMA。(1)可以看到封装后的总线,并修改名字。（4）选择生成IP的路径。（1）如果需要，修改标识。（2）查看GUI界面。

原创 AXI4协议

（1）AXI 的英文全称是 Advancede Xtensible Interface，即高级可扩展接口，AXI4它是 ARM 公司所提出的 AMBA（Advanced Microcontroller Bus Architecture）协议的一部分。（2）AXI4 协议支持以下三种类型的接口：AXI4：高性能存储映射接口。AXI4-Lite：简化版的 AXI4 接口，用于较少数据量的存储映射通信。AXI4-Stream：用于高速数据流传输，非存储映射接口。

原创 DDR3 SDRAM 理论知识

以此芯片为例，行地址总线为 A0-A12，行地址位宽 为 13 位 ， 行 地 址 数 为 8192(2^13)(8K) 行 ， 列地址位宽为10 位 ， 列 地 址 数 为1024(2^10)(1K)列，单个 L-Bank 中包含的存储单元个数为行地址数(8192)与列地址数(1024)相乘，乘积为 8M(8K×1K=8M)；时钟频率(Clock Frequency)，单位MHz，所列举的具体参数为 SDRAM 正常工作的最高时钟频率，SDRAM 工作时只能等于或低于这一时钟频率；等待时间，单位 ns；

原创 ZYNQ7 Processing System各个配置界面介绍

Zynq Block Design 页面显示了 PS 端的各种可配置块，其中灰色部分是固定的，绿色部分是可配置的，单击可配置块，可以进入相应的配置页面。PS-PL Configuration 页面用于配置 PS-PL 接口，包括 AXI、DMA 控制器 和 ACP 总线接口。MIO Configuration 页面用于为不同的 I/O 外设配置相应的 MIO/EMIO 引脚配置。Peripheral IO Pins 页面用于为不同的 I/O 外设配置相应 MIO/EMIO 配置。

原创 vivado 工具时序分析使用说明

点击 Design Timing Summary 栏可以看到右面界面出现三个蓝色字体的数字，第一个是 Setup 的最差情况（WNS），第二个是 Hold 的最差情况（WHS），第三个是 Pulse Width最差情（WPWS）。蓝色字体下面的一行是总的 Setup 不满足总的分数（TNS），第二个是总的 Hold 不满足总的分数（THS），第三个是总的 Pulse Width 不满足总的分数（TPWS）。一般我们只关注 Setup 总的分数，分数是 0，说明时序是满足的，分数是负的，说明时序是不。

原创 Linux系统简介

文章为学习记录。主要介绍Linux系统的基本知识。

原创 C语言语法

结构体指针不能直接通过 . 运算符访问成员，必须使用 -> 运算符（箭头运算符）。(*p).name 等价于 p->name。2.通过函数修改结构体成员。

原创 ARM不同层次开发

ARM开发的核心就是操作寄存器。越是底层，越是直接操作寄存器；越是上层，越是远离寄存器。

原创 C 语言 条件编译语句

C 语言中的条件编译是通过预处理指令实现的，允许编译器根据特定条件选择性地编译代码片段，常用于跨平台开发、调试开关、功能裁剪等场景。核心指令包括#if、#ifdef、#ifndef、#else、#elif和#endif。

原创 vitis使用技巧

1.vitis2021.1进行单行注释。1.ctrl + ?

原创 wps表格中将一列数字颠倒顺序

1COUNTA(1。

原创 vivado implementation报错[Designutils 20-1307]

vivado 编写xdc 文件，implementation 进行到 75%报错。

原创 005---Xilinx Viivado FIFO （二）---fifo IP核使用总结

3、根据实际的项目需求还要考虑需要多大的 FIFO，大了会浪费资源，小了则达不到需求。根据wr_data_count和rd_data_count判断fifo的深度。1、在单位时间内，写数据的总带宽一定要等于读数据的总带宽，否则一定会存在写满或读空的现象；5、standard fifo： fifo非空，rd_en拉高后下一个rd_clk时钟读出数据；4、写进一个数据，隔一个wr_clk，wr_data_count加1；读出一个数据，在下一个rd_clk，rd_data_count减1。

原创 vivado仿真显示数据不打拍的问题

源文件对数据信号进行打拍，编写完tb,vivado仿真显示数据没打第一拍。

原创 DDS Compiler v6.0 IP核配置详解（一）

参考xilinx产品手册DDS Compiler LogiCORE IP Product Guide (PG141) (v6.0)

原创 Vivado软件打开在线调试已导出的ila文件

2.输入读取ila文件的命令read_hw_ila_data D:/20250630v2/iladata.ila。1.打开Vivado软件，在Tcl Console窗口输入命令open_hw，打开硬件管理器。3.输入显示命令 display_hw_ila_data。

原创 Vitis 2021.1安装步骤

9.安装完成后，打开vivado2021.1，点击“Help”“Manage License”3.安装版本2021.1，不安装2024.2，点击“continue”,然后点击“next”10.点击“Load License”“Copy License”4.选择“vitis”，然后点击“next”6.选择“I Agree”，点击“next”2.打开解压后的文件夹，双击应用程序。7.选择安装路径，点击“next”8.点击“Install”5.点击“next”

原创 Vivado与Modelsim联合仿真卡在Executing analysis and compilation step...

Vivado与Modelsim联合仿真卡在Executing analysis and compilation step…，调不出Modelsim。

原创 013---HDMI的基本知识（一）

文章为学习记录。主要介绍HDMI的基本知识、HDMI接口的优点、接口和引脚定义、HDMI 传输链路和HDMI 硬件电路。

原创 011---UART之RS232通信接口标准

RS-232 是UART 的一种串口通信标准。如下图所示，旧式的台式计算机一般会有 RS-232 标准的 COM 口(也称 DB9 接口)。接口以针式引出信号线的称为公头，以孔式引出信号线的称为母头，如下图所示。RS-232引脚定义如下表所示。一般只使用 RXD、TXD 以及 GND 三条信号线，直接传输数据信号。

原创 012---状态机的基本知识

状态机 （Finite State Machine），也称为同步有限状态机，用于描述有先后顺序或时序规律的事情。同步”：状态机中所有的状态跳转都是在时钟的作用下进行的。有限”：状态的个数是有限的。Moore 型状态机：最后的输出只和当前状态有关而与输入无关。Mealy 型状态机： 最后的输出不仅和当前状态有关还和输入有关。

原创 011---UART协议的基本知识

通用异步收发传输器（Universal Asynchronous Receiver/Transmitter），通常称作UART（串口），是一种异步****串行数据通信协议。它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。UART包括了 RS232、RS499、RS423、RS422 和 RS485 等接口标准规范和总线标准规范。这些标准规定了通信口的电气特性、传输速率、连接特性和接口的机械特性等内容。

原创 010---基于Verilog HDL的分频器设计

文章为学习记录。绘制时序图，编码。通过修改分频值参数，实现一定范围分频值内的任意分频器设计。

原创 009---基于Verilog HDL的单比特信号边沿检测

文章为学习记录。采用时序逻辑和组合逻辑实现边沿检测的核心逻辑。组合逻辑实现的上升沿和下降沿的脉冲比时序逻辑实现的上升沿和下降沿的脉冲提前一拍。

原创 008---SPI协议的基本知识（一）

SPI（Serial Peripheral Interface，串行外围设备接口）通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速全双工同步通信总线，在芯片中只占用四根管脚用来控制及数据传输。SPI 通讯协议的优点：支持全双工通信，通讯方式较为简单，数据速率可达几 Mbps。SPI 通讯协议的缺点：没有指定的流控制，没有应答机制确认数据是否接收。

原创 007---I2C协议的基本知识（二）

文章为学习记录。主要介绍 I2C 读/写操作。

原创 007---I2C协议的基本知识（一）

I2C 协议(Inter－Integrated Circuit)是由 Philips （现NXP）开发的一种双向二线制同步****串行总线，用于连接低速外设。

原创 vivado报错[Synth 8-660] unable to resolve ‘I2C_SDA‘

在顶层实例化’I2C_SDA’模块后，vivado报错[Synth 8-660] unable to resolve ‘I2C_SDA’。报错信息和实例化模块如下图所示。

原创 通过xilinx vivado IP查找相应设计文档的参考设计

通过xilinx vivado IP查找相应设计文档的参考设计。

原创 在 github 里精准搜索

在 github 里精准搜索。

原创 调试DDR3 mig IP核 报错[Runs 36-527] DCP does not exist:

block design里添加了DDR3 mig IP核，vivado综合或生成bitstream时报出如下错误：[Runs 36-527] DCP does not exist: e:/fpga_installoutput/fpga_prj/vivado2018_prj/04_505_axi4_ddr_test/ddr_test/.Xil/Vivado-99404-LAPTOP-2O8FGETR/coregen/system_mig_7series_0_0/system_mig_7series_0_0