006---Xilinx Vivado DDR3 （一）---MIG IP核生成与配置

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摘要

文章为学习记录。以配置AXI4协议接口MIG IP为例，介绍配置过程中各个选项卡的参数。

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一、简要说明

使用的开发板搭载 4 片镁光（Micron）DDR3L 内存。
2 片与 ZYNQ 的 PS 内存接口相连；2 片与 ZYNQ的PL 内存接口连接。
文章通过 配置MIG 访问 PL 部分的DDR3L内存，DDR3L 的型号为MT41K256M16 RE-125。

二、MIG IP的配置

1.Pin Compatible FPGAs Bar

默认不勾选，即不需要兼容其他的 FPGA 芯片。

2.Memory Selection Bar

根据实际板子硬件进行选择，开发板板载的是 DDR3，选择“DDR3 SDRAM”。

3.Memory Selection Bar

（1）Clock Period：这个时钟是 MIGIP 核产生，并输出给 DDR3 芯片，作为驱动DDR3 芯片的时钟周期。这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等级有关。
（2）PHY to Controller Clock Ratio：DDR3 物理芯片运行时钟和 MIG IP 核的用户端（FPGA）的时钟（ui_clk）之比。
（3）VCCAUX_