<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[weixin_55949063的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/weixin_55949063</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; weixin_55949063]]></copyright><item><title><![CDATA[Vivado报错[Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair.]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/162841496</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/162841496</guid><author>weixin_55949063</author><pubDate>Mon, 13 Jul 2026 14:24:29 +0800</pubDate><description><![CDATA[在 Xilinx 7 系列 FPGA（如 Artix-7, Kintex-7）的架构中，芯片被划分为多个时钟区域，通常每 50 个 I/O 为一个时钟区域（例如 Y0-Y49 是区域 0，Y50-Y99 是区域 1，Y100-Y149 是区域 2）。报错的核心意思是：输入时钟引脚（IBUF）和时钟管理单元（MMCM）的物理位置距离太远，或者不在同一个专用的时钟区域内，导致无法使用 FPGA 内部的专用时钟布线资源连接它们。IBUF 位置：IOB_X1Y124 （位于 Y 坐标为 124 的 I/O 盒）]]></description><category></category></item><item><title><![CDATA[006---Xilinx Vivado DDR3 （二）---MIG IP核输入/输出端口信号介绍]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/162696379</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/162696379</guid><author>weixin_55949063</author><pubDate>Wed, 08 Jul 2026 14:58:34 +0800</pubDate><description><![CDATA[MIG IP核例化模板代码如下。]]></description><category></category></item><item><title><![CDATA[vivado处理硬件设计差分对布线极性翻转的问题]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/161260570</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/161260570</guid><author>weixin_55949063</author><pubDate>Wed, 20 May 2026 17:00:34 +0800</pubDate><description><![CDATA[硬件设计时，ad9361数据差分对的极性与fpga的p、n极性不对应。不修改硬件设计的情况下，如何进行软件纠正？在ODDR 的输入端对数据进行按位取反操作。在IDDR的输出端对数据进行按位取反操作。接收侧：IBUFDS + IDDR。发送侧：ODDR + OBUFDS。]]></description><category></category></item><item><title><![CDATA[pll/mmcm输入时钟配置页面警告]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/160214741</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/160214741</guid><author>weixin_55949063</author><pubDate>Thu, 16 Apr 2026 13:49:01 +0800</pubDate><description><![CDATA[对于 10MHz 时钟，周期是100ns=100000ps，要想抖动≤999ps，UI 值必须 ≤ 0.00999，把 0.01 改成 0.005（对应 500ps）就不会报错了。2.Input Jitter 改成一个小于 1000 的整数.推荐值：板载晶振：100 或 200 外部输入时钟（如 AD9361）：50。Jitter Options 现在是 UI 单位，而 Vivado MMCM 对 ** 皮秒（ps）** 的限制是 0~999ps。方案 1：直接改成 ** 皮秒（ps）**]]></description><category></category></item><item><title><![CDATA[野火——皓月开发板原理图与PL\PS\LINUX开发教程]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/159506509</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/159506509</guid><author>weixin_55949063</author><pubDate>Thu, 26 Mar 2026 14:03:23 +0800</pubDate><description><![CDATA[野火——皓月开发板原理图与PL\PS\LINUX开发教程pdf。]]></description><category></category></item><item><title><![CDATA[BeyondCompare5 安装、破解教程]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/159388998</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/159388998</guid><author>weixin_55949063</author><pubDate>Mon, 23 Mar 2026 15:58:29 +0800</pubDate><description><![CDATA[]]></description><category></category></item><item><title><![CDATA[vivado报错 [Place 30-640] Place Check : This design requires more IDELAYCTRL cells...]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/158737253</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/158737253</guid><author>weixin_55949063</author><pubDate>Fri, 06 Mar 2026 15:06:35 +0800</pubDate><description><![CDATA[原设计需要13 个 IDELAYCTRL 资源 > 器件自身8个可用资源。修改代码逻辑，避免重复例化。]]></description><category></category></item><item><title><![CDATA[米联客zynq7030开发板相关]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/158649430</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/158649430</guid><author>weixin_55949063</author><pubDate>Wed, 04 Mar 2026 10:26:09 +0800</pubDate><description><![CDATA[XC7Z030FFG676-2 FPGA资源。]]></description><category></category></item><item><title><![CDATA[vitis2021.1 HLS导出RTL时报错]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/157692422</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/157692422</guid><author>weixin_55949063</author><pubDate>Tue, 03 Feb 2026 15:19:09 +0800</pubDate><description><![CDATA[这个问题本质是 Xilinx 早期 Vivado 版本的兼容性 bug（内部参数未考虑 32 位 int 的 2038 问题，未将时间戳参数改为 64 位），后续新版本已修复，将内部标识参数从 32 位int改为 64 位long long/ap_uint<64>。重新打开 HLS 工程，执行综合（C Synthesis）→导出 RTL（Export RTL），此时工具生成的时间戳。用新版本打开工程（工具会自动兼容旧工程配置），直接导出 RTL 即可，无需任何额外修改。]]></description><category></category></item><item><title><![CDATA[采用vivado2018.3将源码封装为 IP操作步骤]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/156863227</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/156863227</guid><author>weixin_55949063</author><pubDate>Mon, 12 Jan 2026 15:49:36 +0800</pubDate><description><![CDATA[（2）按住 shift 全选后，右击弹出菜单后选择 Create Interface Definition。(4)路径下多出 3个文件，这3个文件就是定义了自定义的总线接口。（3）接口定义为 slave，命名为 FDMA。(1)可以看到封装后的总线,并修改名字。（4）选择生成IP的路径。（1）如果需要，修改标识。（2）查看GUI界面。]]></description><category></category></item><item><title><![CDATA[AXI4协议]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/156763014</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/156763014</guid><author>weixin_55949063</author><pubDate>Fri, 09 Jan 2026 15:53:16 +0800</pubDate><description><![CDATA[（1）AXI 的英文全称是 Advancede Xtensible Interface，即高级可扩展接口，AXI4它是 ARM 公司所提出的 AMBA（Advanced Microcontroller Bus Architecture）协议的一部分。（2）AXI4 协议支持以下三种类型的接口：AXI4：高性能存储映射接口。AXI4-Lite：简化版的 AXI4 接口，用于较少数据量的存储映射通信。AXI4-Stream：用于高速数据流传输，非存储映射接口。]]></description><category></category></item><item><title><![CDATA[DDR3 SDRAM 理论知识]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/156750236</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/156750236</guid><author>weixin_55949063</author><pubDate>Fri, 09 Jan 2026 10:18:38 +0800</pubDate><description><![CDATA[以此芯片为例，行地址总线为 A0-A12，行地址位宽 为 13 位 ， 行 地 址 数 为 8192(2^13)(8K) 行 ， 列地址位宽为10 位 ， 列 地 址 数 为1024(2^10)(1K)列，单个 L-Bank 中包含的存储单元个数为行地址数(8192)与列地址数(1024)相乘，乘积为 8M(8K×1K=8M)；时钟频率(Clock Frequency)，单位MHz，所列举的具体参数为 SDRAM 正常工作的最高时钟频率，SDRAM 工作时只能等于或低于这一时钟频率；等待时间，单位 ns；]]></description><category></category></item><item><title><![CDATA[ZYNQ7 Processing System各个配置界面介绍]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/156722389</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/156722389</guid><author>weixin_55949063</author><pubDate>Thu, 08 Jan 2026 14:25:34 +0800</pubDate><description><![CDATA[Zynq Block Design 页面显示了 PS 端的各种可配置块，其中灰色部分是固定的，绿色部分是可配置的，单击可配置块，可以进入相应的配置页面。PS-PL Configuration 页面用于配置 PS-PL 接口，包括 AXI、DMA 控制器 和 ACP 总线接口。MIO Configuration 页面用于为不同的 I/O 外设配置相应的 MIO/EMIO 引脚配置。Peripheral IO Pins 页面用于为不同的 I/O 外设配置相应 MIO/EMIO 配置。]]></description><category></category></item><item><title><![CDATA[vivado 工具时序分析使用说明]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/156688453</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/156688453</guid><author>weixin_55949063</author><pubDate>Wed, 07 Jan 2026 15:15:04 +0800</pubDate><description><![CDATA[点击 Design Timing Summary 栏可以看到右面界面出现三个蓝色字体的数字，第一个是 Setup 的最差情况（WNS），第二个是 Hold 的最差情况（WHS），第三个是 Pulse Width最差情（WPWS）。蓝色字体下面的一行是总的 Setup 不满足总的分数（TNS），第二个是总的 Hold 不满足总的分数（THS），第三个是总的 Pulse Width 不满足总的分数（TPWS）。一般我们只关注 Setup 总的分数，分数是 0，说明时序是满足的，分数是负的，说明时序是不。]]></description><category></category></item><item><title><![CDATA[Linux系统简介]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/155353203</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/155353203</guid><author>weixin_55949063</author><pubDate>Fri, 28 Nov 2025 14:29:31 +0800</pubDate><description><![CDATA[文章为学习记录。主要介绍Linux系统的基本知识。]]></description><category></category></item><item><title><![CDATA[C语言语法]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/152082206</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/152082206</guid><author>weixin_55949063</author><pubDate>Sat, 11 Oct 2025 14:40:50 +0800</pubDate><description><![CDATA[结构体指针不能直接通过 . 运算符访问成员，必须使用 -> 运算符（箭头运算符）。(*p).name 等价于 p->name。2.通过函数修改结构体成员。]]></description><category></category></item><item><title><![CDATA[ARM不同层次开发]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/151871379</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/151871379</guid><author>weixin_55949063</author><pubDate>Fri, 19 Sep 2025 19:28:09 +0800</pubDate><description><![CDATA[ARM开发的核心就是操作寄存器。越是底层，越是直接操作寄存器；越是上层，越是远离寄存器。]]></description><category></category></item><item><title><![CDATA[C 语言 条件编译语句]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/151799330</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/151799330</guid><author>weixin_55949063</author><pubDate>Wed, 17 Sep 2025 17:51:44 +0800</pubDate><description><![CDATA[C 语言中的条件编译是通过预处理指令实现的，允许编译器根据特定条件选择性地编译代码片段，常用于跨平台开发、调试开关、功能裁剪等场景。核心指令包括#if、#ifdef、#ifndef、#else、#elif和#endif。]]></description><category></category></item><item><title><![CDATA[vitis使用技巧]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/151760220</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/151760220</guid><author>weixin_55949063</author><pubDate>Tue, 16 Sep 2025 17:07:32 +0800</pubDate><description><![CDATA[1.vitis2021.1进行单行注释。1.ctrl + ?]]></description><category></category></item><item><title><![CDATA[wps表格中将一列数字颠倒顺序]]></title><link>https://blog.youkuaiyun.com/weixin_55949063/article/details/150269538</link><guid>https://blog.youkuaiyun.com/weixin_55949063/article/details/150269538</guid><author>weixin_55949063</author><pubDate>Tue, 12 Aug 2025 13:48:52 +0800</pubDate><description><![CDATA[1COUNTA(1。]]></description><category></category></item></channel></rss>