三维集成电路热建模与分析

12 热建模与分析

本章提纲

12.1 三维集成电路中的传热.296
12.1.1 液体冷却.298
12.2 闭式温度模型.303
12.3 基于网格的热模型.310
12.3.1 硅通孔热模型.313
12.3.2 用于液体冷却的微通道热模型.321
12.4 热分析技术.324
12.5 总结.330

三维（3‐D）集成的一个主要优势是显著更高的封装密度，但这也是该新兴技术面临的最大威胁，因为在3‐D集成电路内部各层之间可能形成剧烈的热梯度。然而，热问题并非垂直集成所独有。由于尺寸缩小，传统二维（2‐D）电路内部的高温和热点会大幅降低电路可实现的最高速度，并显著降低其可靠性[437,438]。此外，预计的峰值温度与国际半导体技术路线图对下一代集成电路[18]最大工作温度的预测存在巨大偏差。因此，热感知已成为现代集成电路中的另一个主要设计问题[439,440]。

在三维集成中，控制工作温度是一个突出的设计目标[441]。三维系统内的峰值温度可能超过现有封装技术的热极限。要有效缓解集成电路中的热问题，需要两个关键要素：（1）与高效热分析方法相结合的精确热模型，以及（2）高效的热管理策略。在三维系统中，该策略的主要目标是在将工作温度维持在可接受水平的同时，管理各物理层之间的热梯度。成本限制可能会进一步制约这些系统，因为高温需要昂贵的封装和冷却方法。本章回顾了三维电路的热模型与分析技术，而热管理方法的讨论则留待下一章。由于许多热分析技术是从早期应用于二维电路的方法扩展而来，因此在适当情况下也会讨论这些二维方法，以提供更好的理解，并区分垂直集成系统不同的需求。

热模型的主要需求是高精度和低复杂度，而热分析技术应具有可承受的存储需求、尽可能快的速度，并能够处理复杂的三维系统。为了更好地理解各种模型（包括层间冷却情况）开发背后的原理，第12.1节 提供了在集成电路背景下传热过程的初步讨论，其中还描述了三维集成电路的一些特定特征。三维电路一阶热分析的闭式表达式在第12.2节中讨论。对三维电路进行高级热建模需要在应用数值分析方法之前建立电路体积的网格结构。这些精细尺度模型在第12.3节中进行了综述。建模三维电路热行为的一个重要元素是硅通孔（TSV），它是这些电路内热量传递的主要介质。因此，信号用TSV和热硅通孔（TTSVs）的模型也一并被回顾。此外，本节还介绍了适用于液冷三维电路的模型。包含这些模型以确定三维电路内部温度的若干分析技术在第12.4节中讨论。本章所述主要问题的概要将在第12.5节中提供。

12.1 三维集成电路中的传热

在集成电路中，热量来源于作为热源的晶体管，以及器件和互连产生的自加热（焦耳热），这可能会显著提高电路温度[189,192]。集成电路内部体积的主要传热机制是导热，而在封装边界处则根据冷却机制的不同考虑不同形式的对流，例如通过风扇进行自然或强制风冷。这种情况同样适用于三维电路；然而，已经提出了能够实现层间（或层与层之间）对流传热的强化冷却机制[442,443]。采用层间冷却的三维系统的传热过程在第12.1.1节中进行了讨论，包括对该冷却机制的技术影响的描述。传统上，辐射不被视为集成电路内部的一种传热机制。

热扩散方程可用于模拟导热传热过程。因此，对于笛卡尔坐标系，固体体积内的导热由 [444]描述
$$
\frac{\partial}{\partial x} \left( k \frac{\partial T}{\partial x} \right) + \frac{\partial}{\partial y} \left( k \frac{\partial T}{\partial y} \right) + \frac{\partial}{\partial z} \left( k \frac{\partial T}{\partial z} \right) + \dot{q} = \rho c_p \frac{\partial T}{\partial t}; \quad (12.1)
$$
其中 $k$ 为热导率（W/m‐K），$\rho$ 为密度（kg/m³），$c_p$ 为比热容（J/kg‐K），而 $\dot{q}$ 为单位体积生热速率（W/m³）。求解(12.1)可得到介质体积内各点随时间变化的温度 $T(x, y, z, t)$。根据系统特性和具体场景，(12.1)可进一步简化。例如，若将热导率建模为不随温度变化的常数（通常情况），则(12.1)是
$$
\frac{\partial^2 T}{\partial x^2} + \frac{\partial^2 T}{\partial y^2} + \frac{\partial^2 T}{\partial z^2} + \frac{\dot{q}}{k} = \frac{1}{a} \frac{\partial T}{\partial t}; \quad (12.2)
$$
其中 $a = k/\rho c_p$ 是热扩散率（m²/s）。如果假设为稳态条件，(12.2)可进一步简化为泊松方程，
$$
\frac{\partial^2 T}{\partial x^2} + \frac{\partial^2 T}{\partial y^2} + \frac{\partial^2 T}{\partial z^2} + \frac{\dot{q}}{k} = 0: \quad (12.3)
$$
如果传热仅在特定方向上发生，则可以省略额外的项，从而进一步简化 $(12.3)$。自然或强制对流很可能在集成电路的至少一个表面上发生传热。该表面通过对流传热的传热速率为 [444]
$$
q_{\text{conv}} = hA (T_s - T_\infty); \quad (12.4)
$$
其中，$h$ 是对流系数（假设为整个表面的平均值），$A$ 是表面积，$T_s$ 是表面上的温度，假设在整个表面上均匀分布，$T_\infty$ 是冷却剂（气体或液体）的温度。

在三维系统中，热流通过具有显著不同热特性的不同材料。这些材料包括半导体、金属、介电材料以及可能用于层间键合的聚合物层，图12.1A展示了一个三维系统的横截面，说明了其中的一些材料。图12.1A。此外，还包括封装、焊料凸点、热界面材料、均热板和散热器均表现出不同的热特性。因此，从热学角度来看，三维电路构成了一个高度非均质的系统，对其进行细粒度分析对大多数支持多物理场分析的商业工具来说都是一项挑战。用于三维集成电路热建模的材料示例如表12.1所示，突出了这些材料之间热导率的巨大差异。尽管此列表并非详尽无遗，但在大多数集成电路的热分析中通常会考虑这些材料的层。由于某些层使用了不同的材料，因此给出了一个取值范围[445–450]。

上述表达式描述了热量在固体介质中的传递。然而，由于三维系统遇到的功率密度更高，液冷技术已针对三维系统进行了专门研究。为了更好地理解本章后续讨论的热模型与分析技术，下一小节将概述与液冷相关的制造与设计问题。

12.1.1 液体冷却

确定任何冷却介质质量的主要指标之一是结点与环境之间硅衬底的热阻（单位为摄氏度/瓦特 （°C/W）），其表达式为
$$
R_{\text{th}} = \frac{T_{\text{max}} - T_{\text{amb}}}{Q}; \quad (12.5)
$$
其中 $T_{\text{max}}$ 和 $T_{\text{amb}}$ 分别为系统的最高温度和环境温度，$Q$ 是系统耗散的功耗。(12.5)中的热阻可能并不对应单一材料或传热过程，而是可以包括衬底与环境之间不同材料的热阻，以及由导热和对流换热引起的热阻。因此，对该表达式有多种解释方式。

对于任何冷却机制，都可以确定一个热阻 $R_{\text{th}}$。热阻越小，系统内的最高温度就越低。或者可以说，热阻越小，系统在特定最高温度下所能支持的功耗就越高。传统的散热器和强制风冷（即风扇）所产生的热阻约为 0.5 °C/W。

表12.1 集成电路内材料的热特性

材料	热导率 (瓦特/米·开尔文)
硅	110–148
铜	400
热界面材料（TIM）	1.6–4
散热片	400
后端布线（BEOL）	0.3–5.2
二氧化硅	1.2
FR4板	4.3
钨	174

这对于集成系统的功耗水平来说已经足够，可确保最高温度范围在85至110°C之间。然而，由于功率密度预期将增加[18]，该热阻必须进一步降低。例如，假设最高允许温度为85°C，环境温度为 27°C，则典型的散热器可承受的功率密度为100W/cm²。对于垂直集成系统而言，由于体积减小导致功率密度增加，其要求变得更加严格。

几十年来，人们一直提议在高性能集成系统中使用液体来冷却计算系统，以更有效地散热，相较于强制风冷具有优势[451]。液体冷却可支持极低的热阻，<0.1 °C/W，在平面电路中有效散发高达790W/cm²的功率密度所产生的热量，如[452]中的案例研究所示。最近，液体流动冷却已应用于数据中心内服务器系统中的处理器[443]，其中（去离子）水作为冷却剂取得了令人满意的效果。使用水作为冷却剂的另一个优点是，冷却系统出口处的加热的水可用于建筑物供暖。考虑到冷却机制可能消耗数据中心近一半的功耗预算[454]，将从计算系统中移除的热量用于其他用途，可显著提高这些数据中心的整体能源效率。其他制冷剂（如 R123和R245ca）也被用作冷却剂，并且还探索了两相冷却[455]。然而，本文的讨论仅限于单相冷却（温度保持在冷却剂沸点温度以下），并以水作为冷却剂。

这些针对二维集成电路的案例研究历史上曾应用于硅测试平台[456,457]，最近则应用于由商用IBM和Intel处理器组成的服务器系统[443]。然而，这些案例研究中使用的液冷方案对于多层电路可能效率较低，因为系统的最高温度可能不出现在与散热器相连的层上，而是出现在另一层。因此，三维系统的液体冷却应应用于每一单独的层，这需要在每层衬底内设置微通道。因此，多个研究团队[442,443]已对支持微流体通道制造并确保层间互连性的制造工艺进行了研究。其核心思想是蚀刻微通道，而这些微通道的数量和尺寸会影响传热过程的效率。液体冷却剂流经通道以带走每层的热量。通过使用多个通道而非一个宽通道，热流得以改善，因为总表面积显著增大[444,452]。

图12.2展示了基于文献中所提出的原型的带微通道的三维系统的横截面示意图。该冷却方案的设计涉及多个片外组件，例如泵和热交换器，其设计与优化不在本书讨论范围内。本文旨在概述此类系统的制造特性和描述热流及热阻的表达式。关于液冷三维电路中微通道热模型的讨论将在本章后续部分进行。

在 图12.2A中，展示了一种基于微通道冷却的典型结构，其中具有矩形截面的通道其宽度为 $W_{\text{ch}}$，深度（或高度）为 $H_{\text{ch}}$。通道长度等于集成电路的宽度，此处记为 $L_{\text{chip}}$。通道之间由厚度为 $W_{\text{fin}}$ 的壁隔开，壁中形成有硅通孔，并连接相邻层。因此，通道间距为 $p_{\text{ch}} = W_{\text{ch}} + W_{\text{fin}}$。于是，对于一个宽度为 $W_{\text{chip}}$ 的系统，通道数量为 $n_{\text{ch}} = W_{\text{chip}} / p_{\text{ch}}$。另一种制造工艺如 图12.2B 所示，可生成微针阵列，其中每个针可包含一束硅通孔。一种原型电路中，每个直径为 150 μm 的针包含 434 个硅通孔，硅通孔直径为13 μm，实现了约 31,000 个硅通孔/cm² [442]的密度，该密度足以用于多个三维系统的垂直互连。

12.1.1.1 液冷散热器的设计考虑

如图12.2所示，存在大量可能影响基于微通道的散热器物理设计的问题。其他与散热器几何结构无关的重要参数未在图中显示，但在设计过程中也应予以考虑，包括压降、液体流速、流动类型和泵功率。这些参数均受到制造良率、热传递效率和电性能相关限制条件的约束。例如，制造限制会影响鳍片宽度 $W_{\text{fin}}$、盖板厚度 $H_{\text{top}}$ 以及通道深度 $H_{\text{ch}}$（受硅通孔高宽比的隐含约束）。从传热角度来看，通常假设仅存在层流和充分发展流，这会限制泵功率、通道横截面积以及通道数量[453]。最后，从电性能角度看，穿过高长宽比鳍片的垂直互连延迟（和功耗）增加，带来了另一组约束条件。

设计参数和约束条件的大量性与多样性使得开发一种有效的微通道散热器设计方法论成为一项艰巨任务。因此，已有大量已发表的研究通过确定少量设计参数的最优值来解决微通道散热器热阻最小化的问题。

由于此处旨在加深对不同设计变量重要性的理解，因此重点在于讨论这些不同参数的影响，而非针对特定散热器的设计解决方案。

从微通道散热器的热阻出发，可以区分出三个组成部分，
$$
R_{\text{th}} = R_{\text{cond}} + R_{\text{conv}} + R_{\text{heat}} = \frac{\Delta T}{Q} = \frac{T_{\text{out}} - T_{\text{in}}}{Q} = \frac{H_{\text{sub}}}{k_{\text{sub}} L_{\text{chip}} W_{\text{chip}}} + \frac{1}{h A_{\text{ch}}} + \frac{1}{\rho c_p \dot{V}}; \quad (12.6)
$$
其中，$R_{\text{cond}}$、$R_{\text{conv}}$ 和 $R_{\text{heat}}$ 分别为液体的导热热阻、对流热阻和热容热阻。由于电路切换和互连焦耳热在每一层中产生的热量，通过具有热导率 $k_{\text{sub}}$ 和厚度 $H_{\text{sub}}$ 的衬底（通常是硅）传导至通道边界（参见图12.2）。流经通道的液体通过对流带走热量，从而形成热阻 $R_{\text{conv}}$，其中 $h$ 为对流系数（如(12.4)中所述），$A_{\text{ch}}$ 为一层内通道的总表面积。热阻的第三个组成部分是由于液体被加热而吸收从通道下游流动的能量所引起的。该最后组分取决于液体的热物理性质，即密度、比热容（参见(12.1)）以及冷却剂的流速。在多项研究中已考虑使用水作为冷却剂，因为水具有较高的体积热容 $\rho c_p$，为4.18 J/°C‐cm³，当流速为10 cm³/s时，导致 $R_{\text{heat}} = 0.024$ °C/W，对整体热阻[452]的贡献较小。根据(12.6)，可以通过以下方式降低热阻：(1) 刻蚀微通道后减小衬底厚度 $H_{\text{sub}}$；(2) 增加通道总表面积；(3) 提高传热对流系数；(4) 增大流速。然而，由于制造约束条件及这些参数之间的相互依赖性，最小化热阻的过程是一个复杂的多变量约束优化问题。

由于导热阻受限于衬底的最小厚度 $H_{\text{sub}}$，且电路面积固定，因此研究重点集中在通道表面积的影响上，这可以通过比值 $\beta = W_{\text{ch}}/p_{\text{ch}}$ 方便地描述。为了确定对流系数 $h$，需要一些在传热和流体力学中常用的基本无量纲数，这些常数包括雷诺数 Re、努塞尔特数 Nu 和普朗特尔数 Pr（注意，这些数可通过简单的变换以几种等效形式表示）。
$$
\text{Re} = \frac{u_m D_h}{\nu}; \quad (12.7)
$$
$$
\text{Nu} = \frac{h D_h}{k_f}; \quad (12.8)
$$
$$
\text{Pr} = \frac{\nu}{\alpha}; \quad (12.9)
$$
其中，$\nu$ 为运动粘度，$u_m$ 为平均速度，$\alpha$ 为热扩散率，$k_f$ 为流体的热导率。通道的水力直径为
$$
D_h = \frac{2 H_{\text{ch}} W_{\text{ch}}}{H_{\text{ch}} + W_{\text{ch}}}; \quad (12.10)
$$
此外，流体通过微通道的泵功率、体积流量和压降可以表示为 [457]
$$
P = \dot{V} \Delta P = n_{\text{ch}} u_m H_{\text{ch}} W_{\text{ch}} \Delta P; \quad (12.11)
$$
通过求解这些表达式，可以确定不同通道几何结构和通道数量下微通道散热器的最小热阻。然而，这些表达式的联立求解需要使用经验关系或曲线拟合方法（如[456]）或数值方法（如[457]）。此外，如果某些横截面参数的解违反了问题的假设条件，则可能被排除。例如，选择特定的比值 $\beta$ 和通道高宽比 $\gamma = H_{\text{ch}}/W_{\text{ch}}$ 可能导致雷诺数不符合充分发展的层流条件；或者所产生的压降可能不可接受，或需要大幅增加泵功率 $P$，从而导致热阻降低。

因此，这里并非针对特定的散热器设计进行求解，而是提供一种分析思路，用于描述在假设热量来自集成系统的情况下，几何结构和通道数量对(12.6)所给出的热阻的影响。此外，假设流体流动为层流且充分发展，这意味着20 < Re < 2000[457]。材料的热力学和流体动力学性质也被假定为不随温度变化。本讨论中考虑了无量纲比 $\beta$、$\gamma$ 以及通道数量 $n_{\text{ch}}$。

对于特定的 $\beta$ 和通道数量，较高的通道高宽比 $\gamma$ 更有利于降低热阻，因此倾向于采用更深的微通道。同时，$H_{\text{sub}}$ 应为最小厚度，以确保产生的应力不超过衬底材料[457]的抗弯强度。此外，深通道需要高高宽比的硅通孔，尽管工艺良率存在挑战，可能会抵消三维集成在延迟和功耗方面的优势。

或者，如果保持通道高度和通道数量不变，从而增加通道的横截面（即增加 $\beta$），则通道的横截面积增大，这会影响热阻中的对流部分。由于该部分往往占主导地位，因此通过增加 $\beta$ 来增大总表面积以传递热量，可降低热阻。此外，如果液体的性质和通道的几何结构保持不变，则表面传热系数 $h$ 取决于平均速度。而当高宽比减小时，平均速度随之增加[457]。因此，在高度保持恒定的情况下，对于固定的层数 $n$，增加 $\beta$ 会减小高宽比，从而提高平均速度和 $h$。由于通道数量保持不变，这种情况要求鳍片更窄，进而降低了堆叠的硅通孔密度。

在改变散热器内通道数量时，会出现另一个权衡问题。增加通道数量可以增大可用于传热的总表面积，但较大的通道数量 $n_{\text{ch}}$ 需要更小的通道尺寸，从而增加通道内流体流动的阻力，降低平均速度，进而降低换热系数 $h$[457]。此外，通道数量还会影响硅通孔（TSV）的密度和位置布局：更多的通道（或相应更多的鳍片）能够为硅通孔的布置提供更大的灵活性，但如果为了平衡通道数量 $n_{\text{ch}}$ 的增加而减小通道的高宽比，则每个鳍片上可容纳的硅通孔数量可能会减少。总体而言，微通道散热器的设计需要对多个物理和材料参数进行仔细权衡，并可能对最终系统的电性能产生重大影响，然而这种影响在散热器设计过程中常常被视为次要考虑因素。

散热器应具有热阻，以将电路的温度维持在给定的功率限制范围内。该功耗通常被假定为恒定值，但实际情况往往并非如此，因为功耗取决于电路的温度。此外，有效的可靠性分析需要获得电路的温度分布情况。生成电路的温度图需要求解相应的传热表达式（例如 (12.1)至 (12.4)），这些表达式依赖于电路的设计变量以及运行和边界条件。

由于三维系统中材料的非均质混合以及构成三维系统的不同形状和特征，求解这些表达式并非易事。鉴于三维系统的物理结构，在热分析过程中需对系统体积内的热流做出特定假设，以确保热分析过程是可处理的。一个典型的假设是热量主要沿垂直方向流动，而侧壁被视为绝热的（即这些表面与环境之间无热量交换）。

尽管存在这些假设，完整的热分析仍然是一个高度复杂的问题。大多数分析技术专注于电路的稳态行为，而较少的方法考虑三维集成电路的瞬态热行为。对于这两种类型的分析，都必须准确确定热导率，例如在(12.1)中的热导率。提取整个系统的此类信息是一项困难且耗时的任务。为了确定不同粒度和精度下三维堆叠的温度，已采用大量模型及相关技术。在接下来的小节中，将回顾近年来开发的复杂程度逐步增加的热模型。

12.2 闭式温度模型

通过使用一维热模型，可以对三维系统的热行为进行一阶分析。一个示例如 图12.1B所示。如果热流仅沿z方向传播，则该热模型是精确的。由于三维堆叠具有较短高度，并且三维集成电路的侧向边界被视为绝热行为，因此可以采用一维热传导假设。尽管基于解析表达式的热模型精度最低，但这些模型仍可提供电路热行为的粗略估计。在设计过程的后期阶段，当需要更精确模型时，这种估计的价值可能有限；然而，在设计过程的早期阶段，当描述电路的物理信息尚未确定时，解析模型非常有用。这些一阶模型可用于确定若干设计特性，例如封装和冷却策略以及整体系统成本的估计[459]。

在一维热模型中，每层材料被建模为一个热阻，热源被建模为电流源，温差被建模为电压差。图12.3展示了基于该模型描述三层三维电路热传递的相关表达式示例。热方程类似于基尔霍夫电压定律(KVL)的表达式，如图的右半部分所示。这种电流与热量流动之间的对偶性在热分析中被广泛应用，无论是一阶解析表达式还是更复杂的模型。[444],如本章后续章节所述。根据层级温度的确定

在此模型中，如 图12.3所示，需要确定每一层产生的热量及其相应的热阻。

对如图12.1A所示结构的三维系统进行建模的一种简单方法是采用由多层硅、铝、二氧化硅和聚酰亚胺构成的立方体。如图12.4所示，每一层均为具有恒定热导率的均匀层。每层上的器件被视为各向同性热源，并被建模为硅层上表面的一个薄层。假设三维电路的顶面或底面为绝热表面，尽管通过该表面流向环境的热量不可忽略。更详细的模型还会包含通过该表面的热流。另一种情况是，将三维集成电路的另一侧（通常连接到散热器）视为等温表面。

这些条件简化了分析过程，因为只需研究少量关键参数。闭式表达式还能支持快速的设计探索，因为问题规模被缩减为仅几个设计参数。这些模型的目的并非解决因高温引起的电路性能问题，而是用于系统级决策；例如封装、芯片堆叠顺序、冷却机制、导热材料、封装级互连以及其他影响整个系统设计和成本的系统级参数。

硅层内产生的热量主要来自晶体管。金属氧化物半导体场效应晶体管（MOSFET）器件的自加热也可能导致电路温度显著上升。某些器件可能表现为热点，引起显著的局部加热。

对于双层三维结构，由于二氧化硅和聚酰亚胺层对流向散热器的热流起到热阻隔作用，观测到温度升高了24.6°C[441]。尽管介电材料和键合层表现为热阻隔层，但上层层的硅衬底能够扩散热量，从而降低MOSFET的自加热。仿真结果表明，在双层三维集成电路中，将硅衬底的厚度从3 μm减小到 1 μm时，温升从24.6°C增加到48.9°C[441]。然而，较厚的硅衬底会降低封装密度，并增加层间互连的长度。此外，如第3章“制造”中所讨论的，高深宽比通孔的制造是一项具有挑战性的工艺任务。

三维集成电路技术。当硅衬底被完全移除时，例如在三维绝缘体上硅（SOI）电路中，自加热可能导致温度升高至200°C，这会灾难性地影响集成电路的正常工作。在此模型中，通过考虑介电层内特定的铝密度，隐式地包含了互连（后端工艺），如图12.4所示。该情况由以下方式描述：
$$
k_{\text{eff}} = (1 - d_w) k_{\text{ox}} + d_w k_{\text{metal}}; \quad (12.12)
$$
其中，$k_{\text{ox}}$ 和 $k_{\text{metal}}$ 分别为层内介电材料和互连金属的热导率，$d_w$ 为互连密度。该表达式未考虑每个层内后端层中存在多个热路径的情况，也未区分横向和纵向导线以及金属接触。相反，通过认识到每个后端层的部分体积由介电材料（1−$d_w$）构成，其余体积由金属$d_w$构成，从而确定平均热导率。有效热导率这一概念在文献中被广泛使用。例如，将硅衬底中的硅通孔密度纳入考虑，以确定衬底内的平均热导率。这种平均化处理是一种简化热分析过程的便捷方法，但在某些情况下可能导致显著误差，这将在本章后续章节中讨论。

为了估算类似图12.4所示的三维电路上层层的最高温升，已开发出一种基于一维热传导的简单闭式表达式，
与图12.1B所示的热路一致。因此，如图12.4所建模的三维电路中第j层的温升 $\Delta T_j$ 可由以下公式描述
$$
\Delta T_j = \sum_{i=1}^{j} R_i \left( \sum_{k=i}^{n} \frac{P_k}{A} \right); \quad (12.13)
$$
其中，$P_k/A$ 和 $R_k$ 分别表示第k层的功率密度以及从第k层到环境的热阻。功率密度不包括互连焦耳热，而互连的散热特性仅隐式包含在 $R_k$ 中。

假设除第一层外的所有层都具有相同的功耗和热阻，这对于诸如存储立方体之类的均匀三维电路是合理的，温度的升高为 [458]
$$
\Delta T_n = P \left( \frac{R}{2} n^2 - \frac{1}{R} p s^2 - \frac{R}{2} \right): \quad (12.14)
$$
第一层的热阻包括封装和硅衬底的热阻，
$$
R_{\text{ps}} = \frac{t_{\text{Si1}}}{A k_{\text{Si}}} + \frac{t_{\text{pkg}}}{A k_{\text{pkg}}}; \quad (12.15)
$$
其中，$t_{\text{Si1}}$ 和 $t_{\text{pkg}}$ 分别为第一层硅衬底和封装的厚度，$k_{\text{Si}}$ 和 $k_{\text{pkg}}$ 分别为第一层硅衬底和封装的热导率。上层第k层的热阻为
$$
R_k = \frac{t_{\text{sik}}}{A k_{\text{Sik}}} + \frac{t_{\text{dielk}}}{A k_{\text{dielk}}} + \frac{t_{\text{ifacek}}}{A k_{\text{ifacek}}}; \quad (12.16)
$$
其中 $t_{\text{sik}}$、$t_{\text{dielk}}$ 和 $t_{\text{ifacek}}$ 分别为硅衬底、介电层和第 k 层键合界面的厚度，$k_{\text{Sik}}$、$k_{\text{dielk}}$ 和 $k_{\text{ifacek}}$ 分别为其对应的热导率。根据 (12.14)至 (12.16)，对于具有典型厚度及衬底、介质和键合材料热导率的三维系统，在不同层数和功率密度下，最顶层温度的升高情况如 图12.5 所示。如 图12.5 所示，温度升高与层数呈平方依赖关系，与功率密度呈线性关系。需要注意的是，封装的热阻（或等效地，(12.5) 中的结点热阻）对温度升高的贡献最大。此外，最近的研究结果表明，散热器和封装的选择可能会改变温度随层数单调增加的趋势。如果放宽上表面为绝热边界条件的假设，则热量将同时通过三维堆叠结构的上下表面（即封装和散热器）散出，并且取决于封装和散热器的热阻，最高温度所在的层并不总是离散热器最远的层（或等效地，离封装最近的层）。相反，堆叠内部的温度会单调上升至某一层，然后在其余层中下降。对于如 图12.1 所示结构的双层三维系统，若满足以下条件，则第二层可能表现出更高的温度 [459],
$$
\frac{Q_2}{Q_1} > \frac{k_{\text{pkg}}}{k_{\text{hs}}};
$$
其中 $k_{\text{hs}}$ 是散热器的热导率。由 图12.5可知，即使在少量层级的情况下，三维电路内的温度也会加剧。互连对热量散发的影响

热量没有被明确描述，且互连焦耳热未被纳入这些表达式中。考虑互连的散热特性以及由互连焦耳热引起的温升，在三维电路中第k层特定层上的温度升高由[460]描述
$$
T_{\text{Si} k} - T {\text{amb}} = \sum_{i=1}^{k-1} \sum_{r=1}^{i} \left( \frac{t_{\text{ILD},ir}}{k_{\text{ILD},ir} s f_{ir} \eta_{ir}} \sum_{s=r}^{k} j_{\text{rms},ir}^2 \rho_m H_{ir} + \sum_{j=i+1}^{n} \Phi_j \right) + \sum_{i=1}^{k} R_i \sum_{m=i}^{n} \Phi_m; \quad (12.18)
$$
其中第一项表示来自层间介质（ILDs）的温度升高，第二项表示由封装、键合材料和硅衬底引起的温度升高。(12.18)中的符号在表12.2中定义。表达式(12.18)考虑了三维系统内热流的一维模型，类似于基于图12.4的模型，但相比(12.14)至(12.16)，采用了对不同热导率和热源更精确的模型。

通过在三维系统的热模型中引入层间通孔和互连焦耳热，可以更准确地模拟三维电路的热行为。针对双层三维系统，在两种场景下评估了其温度升高情况。在第一种场景中，未考虑互连焦耳热和层间通孔；而在第二种场景中，包含了互连热效应。与第一种场景相比，第二种场景中底部硅衬底的温度降低了约40°C。该结果初步表明，层间通孔通过降低垂直方向的有效热阻，在减小三维系统整体温度方面发挥着重要作用。

表12.2 中所用符号的定义(12.18)

符号	定义
$T_{\text{amb}}$	环境温度
$n$	总层数
$N_i$	第i层中的金属层数量
$i_r$	第i层互连层中的rth
$t_{\text{ILD}}$	介电层厚度
$k_{\text{ILD}}$	介电层材料的热导率
$s f$	热扩散因子
$\eta$	通孔修正系数，0 ≤ $\eta$ ≤ 1
$j_{\text{rms}}$	互连电流密度的均方根值
$\rho_m$	金属线的电阻率
$H$	互连厚度
$\Phi_m$	第m层的总功率密度，包括该层的功耗器件和互连焦耳热
$R_1$	封装、散热器和硅基板（底层）的总热阻
$R_i(i > 1)$	每层键合材料和硅基板的热阻

图12.6 三维集成电路中的不同垂直传热路径 [461]

尽管 (12.18)包含了互连对热流过程的影响（作为堆叠中的一个后端层），但互连结构内部可能存在多种传热路径仍需研究。例如，假设为一维热传导，热量仅在层内金属层中垂直传递。由于电路单元或布线拥塞等物理障碍，某些互连可能无法形成连续的垂直路径。这种情况如 图12.6 所示，其中展示了不同的热路径。与电流类似，热流也沿热导率最高的路径传播。因此，由水平段以及层间通孔组成的互连会导致热流偏离垂直方向，并在一定长度上横向扩展，具体取决于长度和热

每条热路径的电导率。通过考虑后端层内存在的多条热路径，如图12.6所示，由介电材料和金属组成的埋入式互连层的有效热导率为[461]
$$
k_{\text{eff}} = k_{\text{ox}} + k_{\text{metal,eff}} = k_{\text{ox}} + \frac{t_{\text{bi}}}{A_{\text{int}}} \left( \frac{1}{R_1} + \frac{1}{R_2} + \frac{1}{R_3} \right)^{-1}; \quad (12.19)
$$
其中 $t_{\text{bi}}$ 和 $A_{\text{int}}$ 分别为互连层的厚度和埋入式互连层的面积。这些路径的热阻由 $R_i$ 给出，这些路径被视为并联，类似于并联连接的电阻器。这种对偶性意味着，与例如由(12.12)描述的热导率相比，一个区域内多个热路径的存在会导致该区域总热导率的变化。通过考虑在每一物理层的金属层中可能存在的不同并联热路径，可以实现对BEOL内热流更精确的建模，尽管仍使用单个热阻来表征整个层。

由于高温会影响电路的可靠性，早期关于采用这些一阶模型对三维电路进行热分析的出版物研究了这些器件的自加热现象[461]主要候选器件包括那些具有高开关活动性的器件，例如时钟驱动器和缓冲器[461],这些器件可能受到严重的局部加热影响，从而导致性能下降。

通过考虑互连结构中存在的各种热路径，研究人员已经探讨了温度升高对这些器件的影响 [461]时钟驱动器的功耗密度与其上方不同互连结构所导致的峰值温度升高的关系如图12.7所示。包含水平金属段的热路径相比完全垂直的热路径具有较差的散热特性。此外，三维集成电路中的温升高于体硅CMOS，但并不一定比绝缘体上硅更差，如图12.7所示。

影响电路温度分布的另一个因素是器件的物理邻接。在三维电路中，随着相邻器件之间距离的减小，热耦合增强，从而进一步提高电路的温度[441,461]。温度随栅间距呈指数函数下降。这一特性表明，为了通过降低热退化来保证可靠运行，某些电路元件（如时钟驱动器）在三维电路中所占用的面积应大于在二维电路中的面积。

一维热传导的假设使得电路可以通过几个串联电阻来建模。此外，通过引入互连功耗以及通过适当调整某些层的热导率来考虑不同的热路径，三维集成电路热模型的精度得到了显著提高。描述三维电路温度的闭式表达式的主要假设同时也是其主要缺陷是：每个物理层仅由一个热源表征。这一假设意味着存在于某一层内的所有热源都合并为单个热源，如图12.3所示。因此，诸如热耦合和层内热梯度等现象无法被捕捉到。因此，尽管该方法在设计过程的早期阶段具有足够的精度，但为了维持耐热电路操作，必须掌握每个物理层内的实际功率密度和温度信息。适用于这些技术的更精确模型将在下一小节中介绍。

图12.7 最高温度与三维集成电路、绝缘体上硅和体硅CMOS的功率密度的关系 [461]。三维集成电路各曲线之间的区别在于，第一条曲线（三维水平和垂直）包含具有水平互连段的热路径，而第二条曲线仅包含通过导线的连续的垂直热流。

12.3 基于网格的热模型

在上一节中，讨论了基于解析表达式来评估三维电路温度的热模型。在所有这些模型中，每个物理层内产生的热量都用一个单一值表示。因此，假设三维电路的功率密度是垂直方向（即z-方向）上的矢量。此外，热网络被表示为一维电阻网络，如图12.1B所示。

然而，三维系统中每一层内的温度和热流可能会发生显著波动，导致温度和功率密度矢量在三个方向上均发生变化。基于网格的热模型通过将电路的体积表示为一组瓦片来捕捉这一关键信息。每个瓦片使用少量电阻（如果同时分析热瞬态行为，则还包括电容）进行热建模，如图12.8所示。这些瓦片在瓦片边界处通过节点相互连接，形成一个三维热网络，其中每个节点的温度为

图12.8 单元瓦片（或单元），包括在每个x、y、z方向上的热阻。热电容用于模拟该瓦片的热容，热源$q_{x,y,z}$表示在此单元内器件消耗的功耗或导线的焦耳热。

确定。尽管在此图中仅标示了两种不同的热阻，即 $R_z$ 和 $R_{xy}$，它们分别对应于垂直和水平方向的热量传递，但实际上所有热阻都可以不同。此外，某些元件可能不会包含在每个瓦片中。例如，如果某个单元内部不产生热量，则可以省略电流源；如果仅需进行稳态分析，则无需包含电容；此外，在堆叠的最顶层或最底层的情况下，垂直方向的电阻将不被包含。因此，每个瓦片中包含哪些元件不仅取决于每个单元内三维堆叠的组成部分，还取决于预期的分析类型。类似于集成电路布局中的 R(L)C 提取过程，必须提取每个瓦片体积内的热元件。然而，这一过程并不简单，因为通常一个瓦片的体积内包含多种不同的材料。换句话说，瓦片通常不是均匀的。例如，一个瓦片可能包含一段导线、层间介质、金属接触、部分扩散区、硅通孔和/或硅。虽然可以通过使瓦片的体积任意小但有限，从而确保每个瓦片仅包含一种材料，以便更易于确定热元件，但这种方法会大幅增加单元数量以及需要分析的节点数量，导致计算时间变得不切实际。一个典型的例子是多物理场求解器的应用，这类求解器实际上只能分析最小的三维结构 [462,463]。因此，研究人员转而采用近似方法来减少表征三维电路所需的瓦片数量。基于这些实验结果以及多物理场求解器与所提出近似方法之间的比较，尺寸在数十微米量级的瓦片在计算上是可行的，同时还能提供合理的精度 [449,464]。

这种尺度的瓦片可以包含互连、介质和/或硅，因为现代工艺节点的特征尺寸在纳米量级。因此，已经开发出多种方法来确定瓦片的热组件。大多数方法强调热阻，因为这些技术主要关注稳态分析。当前

一种早期模型，介于一维热路和全网格之间的折中方案，将三维系统建模为热阻堆叠，如图12.9所示。图图12.9A 中所示系统的离散化体积被分割为单个柱体，如图12.9B [465–467]所示。每个柱体通过包含热阻和热源的一维热网络依次建模，如图12.9C所示。热源包括每个瓦片内所有器件产生的热量。与硅通孔相关的电阻也包含在柱体中。若两层之间没有硅通孔，则通过移除通孔电阻来体现，确保热量不会流经这些电阻。网络底部的电压源表示散热器与底部硅衬底之间的等温表面。此处未显示的附加电阻可用于引入相邻柱体之间的热流。

将堆叠中单根支柱的紧凑模型与第12.2节中用于推导闭式解的较简单一维模型进行比较，两者存在若干相似之处。这两个模型均使用电阻和建模为电流源的热源。注意，尽管图 12.9C中包含考虑散热器的电压源，但在图12.3中并未出现该元件，但此模型元素已隐含在 (12.18)中，因为该闭式表达式描述的是三维系统中第k层的温升（即 $\Delta T = T_{\text{si} N} - T {\text{amb}}$），而非紧凑一维模型产生的绝对温度。

将多个单元合并成一个柱体，减少了需要确定温度的节点数量，从而降低了问题的计算复杂度。精度

图12.9 三维集成电路的热模型。（A）一个三维瓦片堆叠，（B）堆叠中的一个支柱，以及（C）一个等效热阻网络。$R_1$ 和 $R_p$ 分别对应第一层厚硅衬底的热阻和封装的热阻[466]。

然而，性能可能会下降。此外，该模型是为特定技术开发的，无法用于探索物理特性不同的其他技术。一个模型的有效性不仅取决于其复杂性（即需要确定的参数数量），还取决于该模型对不同几何结构和制造工艺参数的支持能力，因为三维集成体现在多种多样的制造工艺中。此外，该模型未描述单元内除硅通孔以外可能存在的不同材料。

在三维系统中，热流的主要方向是垂直方向。准确建模硅通孔（TSV）的热行为方向至关重要，因为硅通孔在该垂直方向上提供了高热导率的路径。因此，已有相当数量的研究致力于对硅通孔进行热建模 [465–471]。由于具有增强的导热特性，硅通孔也被专门用于促进热流传输。这些导热通道被称为热硅通孔（TTSVs），并已开发出多种热管理技术，以在三维系统的体积内分配这些资源，确保最终系统的温度满足规格要求。因此，信号用硅通孔与热硅通孔采用不同的模型，其中热硅通孔不产生焦耳热，因为无电流流经这些通孔。

一种可替代的冷却方法是集成液体冷却，该方法无需使用TTSVs并支持更高效的散热，如第12.1.1节所述。由于流体流动的存在增加了传热的对流部分，微通道的建模过程与以导热为主要传热机制的固体内部建模不同。因此，描述微通道的离散化三维系统中的单元体需要与固体体积采用不同的建模方式，如图12.8所示。在接下来的小节中，将讨论针对不同类型的硅通孔和流体通道的具有不同复杂度的热模型。

12.3.1 硅通孔的热模型

最简单的TSV热模型是一个电阻（类似于(12.15)），其值等于TSV所用金属（通常是铜或钨）的热导率 $k_m$ 和TSV面积 $A_{\text{TSV}}$ 的倒数，再乘以TSV的长度 $t_{\text{TSV}}$，或者，替代地，乘以单元的长度（其中该单元仅包含部分TSV）。
$$
R_{\text{TSV}} = \frac{t_{\text{TSV}}}{A_{\text{TSV}} k_m}; \quad (12.20)
$$
然而，该模型忽略了若干影响模型精度的重要方面。例如，未考虑焦耳热，以及通过TSV衬层不可忽略的横向热流。此外，当单个单元内包含多个硅通孔时，需要采用不同的建模方法。这些方面将在下一小节中进行讨论。

12.3.1.1 硅通孔热通道

如前所述，TTSV 仅作为热管发挥作用，使热量流向散热器，缓解三维堆叠内的热点。早期的热管理技术进行了建模

将TTSV视为单个热阻，忽略横向热传导效应。然而，横向热流不应被忽视，因为这种机制会影响整体传热过程。尽管TSV衬层周围介电材料的热导率明显低于硅和金属，但衬层厚度通常约为1微米。由于该厚度较短，热量会横向流向热阻较小的金属TSV，从而促进通过三维堆叠的散热过程。假设一个单元包含硅衬底内的一个TSV，如图12.10所示，热模型中通常考虑 TSV的不同物理参数。用于确定沿热流路径热导率的仿真设置如图12.11所示。图12.11A所示结构在左边界表面施加热源，而上下表面为绝热的。类似地，在图12.11B中，热源施加于上表面，而侧壁被视为绝热的。添加辅助块（见图12.11A 图12.11B）以确保热量在到达目标单元之前均匀扩散，并评估一小段$\Delta H$以确定局部热导率。请注意，这一小段仅包含TSV、衬层和硅衬底的一部分，这不一定与较大的单元一致，因为这些较大的单元通常还包括其他

图12.10 包含硅衬底内硅通孔的单元横截面 [468]。

图12.11 用于确定图12.10 所示单元在（A）xy平面以及（B）z方向热导率的仿真设置[468]。

材料。从这个角度来看，通过以下表达式[468],确定了在xy平面和z方向上的两种不同的热导率
$$
k_{xy} = 90 t_{\text{SiO2}}^{-0.3} \left( 2 \times 148 \right) \frac{D_{\text{TSV}}}{P} H^{-0.11} + 160 t_{\text{SiO2}}^{0.07}; \quad (12.21)
$$
$$
k_z = 128 e^{\frac{D_{\text{TSV}}}{P}} \quad \text{for } 0.002 \leq \frac{t_{\text{SiO2}}}{H} \leq 0.01; \quad (12.22)
$$
$$
k_z = 130 e^{1.1 \frac{D_{\text{TSV}}}{P}} \quad \text{for } 0.01 < \frac{t_{\text{SiO2}}}{H} \leq 0.02; \quad (12.23)
$$
$$
k_z = 260 \frac{D_{\text{TSV}}}{P} + 115 \quad \text{for } 0.02 < \frac{t_{\text{SiO2}}}{H} \leq 0.04; \quad (12.24)
$$
$$
k_z = 300 \frac{D_{\text{TSV}}}{P} + 120 \quad \text{for } 0.04 < \frac{t_{\text{SiO2}}}{H} \leq 0.1; \quad (12.25)
$$
$$
k_z = 135 \ln \left( \frac{D_{\text{TSV}}}{P} \right) + 380 \quad \text{for } 0.1 < \frac{t_{\text{SiO2}}}{H} \leq 0.2; \quad (12.26)
$$
其中，$t_{\text{SiO2}}$ 是包围硅通孔的二氧化硅（或其他介电材料）层的厚度，$D_{\text{TSV}}$、$P$ 和 $H$ 分别是硅通孔的直径、节距和互连厚度。这些表达式适用于以下参数范围：衬层厚度为 0.2 到 2.0 μm，硅通孔直径为 10 到 50 μm，硅通孔长度大于 20 μm，且 0.1 ≤ $D_{\text{TSV}}/P$ ≤ 0.77。这些表达式与Icepak求解器的仿真结果进行了比较，误差小于 6–10%。

然而，该模型仅考虑了硅衬底内的TSV部分，而这并不适用于后制程硅通孔工艺。此外，这些表达式中的热导率是根据某些物理参数的取值而呈指数函数、抛物线函数或对数函数变化的，缺乏直观的理解。为了考虑TTSV穿过键合层和后端层的部分，并提供一个更直观的 TTSV模型，已开发出另一种每个TTSV采用三个热阻的模型。该模型的基本原理基于包含堆叠式TTSV结构的三维堆叠体积内的三条主要传热路径。堆叠式硅通孔由于具有连续结构，热阻最小，能够更高效地移除热量，因此是散热更优的选择。因此，采用堆叠式硅通孔是促进热量垂直流动的合理做法。

对于图12.11所示的结构，使用COMSOL对三维系统的微小体积进行评估[462]。该体积对应于具有单个硅通孔（TTSV）的三层三维电路的一个段，可扩展至n层电路。该堆叠的物理结构如图12.12A所示。电路的横截面以及通过COMSOL多物理场确定的温度分布如图 12.12B所示。尽管不同制造技术下的电路材料和几何结构可能不同，但其基本结构保持不变。

该模型基于采用晶圆键合的三维技术。如图12.12A所标注，电路的每一层由三层构成，分别描述硅衬底（Si）、层间介质（ILD）和金属互连（即BEOL），以及粘接层。热源包括硅衬底上表面有源器件产生的功耗以及被层间介质包围的互连所产生的焦耳热。

图12.12 一个带有TTSV的三层三维集成电路段，其中（A）为几何结构，（B）为该段TTSV的横截面。电路面积用$A_0$表示。传热的三条主要路径由虚线表示。

如图12.12所示，展示了三个主要传热路径。热量通过硅（路径1）和TTSV（路径3）垂直传导，并通过TSV的衬层横向传导（路径2）朝向TTSV内更具导热性的金属填充。沿这些路径的每一条热流都可以用一个电阻来建模。如果该模型旨在支持设计探索，则应将其与TSV的物理特性相关联，例如衬里厚度和TSV直径。由于传热过程可能更为复杂（除这三条路径外还有更多路径），因此引入一些拟合系数以提高模型的精度。基于这些热流路径，以下表达式描述了每个TSV的热阻：
$$
R_1 = \frac{1}{k_1 A} \left( \frac{t_{\text{BEOL}}}{k_{\text{BEOL}}} + \frac{l_{\text{ext}}}{k_{\text{Si}}} \right); \quad A = A_0 - \pi \left( \frac{D_{\text{TSV}}}{2} + t_{\text{SiO2}} \right)^2; \quad (12.27)
$$
$$
R_2 = \frac{t_{\text{BEOL}} + l_{\text{ext}}}{k_1 k_{\text{TSV}} \pi \left( \frac{D_{\text{TSV}}}{2} \right)^2}; \quad (12.28)
$$
$$
R_3 = \frac{\ln \left( \frac{D_{\text{TSV}}}{2} + t_{\text{SiO2}} \right) - \ln \left( \frac{D_{\text{TSV}}}{2} \right)}{2 \pi k_2 k_{\text{SiO2}} (t_{\text{BEOL}} + l_{\text{ext}})}; \quad (12.29)
$$
$$
R_4 = \frac{1}{k_1 A} \left( \frac{t_{\text{BEOL}}}{k_{\text{BEOL}}} + \frac{t_{\text{Si2}}}{k_{\text{Si}}} + \frac{t_b}{k_b} \right); \quad (12.30)
$$
$$
R_5 = \frac{t_{\text{BEOL}} + t_{\text{Si2}} + t_b}{k_1 k_{\text{TSV}} \pi \left( \frac{D_{\text{TSV}}}{2} \right)^2}; \quad (12.31)
$$
$$
R_6 = \frac{\ln \left( \frac{D_{\text{TSV}}}{2} + t_{\text{SiO2}} \right) - \ln \left( \frac{D_{\text{TSV}}}{2} \right)}{2 \pi k_2 k_{\text{SiO2}} (t_{\text{BEOL}} + t_{\text{Si2}} + t_b)}; \quad (12.32)
$$
$$
R_7 = \frac{1}{k_1 A} \left( \frac{t_{\text{BEOL}}}{k_{\text{BEOL}}} + \frac{t_{\text{Si3}}}{k_{\text{Si}}} + \frac{t_b}{k_b} \right); \quad (12.33)
$$
$$
R_8 = \frac{t_{\text{Si3}} + t_b}{k_1 k_{\text{TSV}} \pi \left( \frac{D_{\text{TSV}}}{2} \right)^2}; \quad (12.34)
$$
$$
R_9 = \frac{\ln \left( \frac{D_{\text{TSV}}}{2} + t_{\text{SiO2}} \right) - \ln \left( \frac{D_{\text{TSV}}}{2} \right)}{2 \pi k_2 k_{\text{SiO2}} (t_{\text{Si3}} + t_b)}; \quad (12.35)
$$
$$
R_s = \frac{t_{\text{Si1}} - l_{\text{ext}}}{k_1 k_{\text{Si}} A_0}; \quad (12.36)
$$
其中 $t_b$ 和 $