三维集成电路热建模与冷却分析

12 热建模与分析

12.1 三维集成电路中的传热

在集成电路中，热量来源于作为热源的晶体管，以及器件和互连的自加热（焦耳热），这会显著提高电路温度[189,192]。集成电路内部体积的主要传热机制是传导，而在封装边界处则根据冷却机制的不同考虑不同形式的对流，例如通过风扇进行自然或强制风冷。这种情况同样适用于三维电路；然而，已有研究提出强化冷却机制，可在层（或层）之间实现对流传热[442,443]。采用层间冷却的三维系统的传热过程在第12.1.1节中讨论，包括对该冷却机制技术影响的描述。传统上，辐射不被视为集成电路内部的传热机制。

热扩散方程可用于模拟传导的传热过程。因此，对于笛卡尔坐标系，固体体积内的热传导由[444]描述。

$$
\frac{\partial}{\partial x}\left(k \frac{\partial T}{\partial x}\right) + \frac{\partial}{\partial y}\left(k \frac{\partial T}{\partial y}\right) + \frac{\partial}{\partial z}\left(k \frac{\partial T}{\partial z}\right) + \dot{q} = \rho c_p \frac{\partial T}{\partial t}; \quad (12.1)
$$

其中 $k$ 为热导率 $(W/m·K)$，$\rho$ 为密度 $(kg/m^3)$，$c_p$ 为比热容 $(J/kg-K)$，而 $\dot{q}$ 为单位体积生热率 $(W/m^3)$。求解(12.1)可得到介质体积内各点随时间变化的温度 $T(x, y, z, t)$。根据系统的特性和具体场景，(12.1)可进一步简化。例如，若将热导率视为不随温度变化的常数（通常情况），则(12.1)为

$$
\frac{\partial^2 T}{\partial x^2} + \frac{\partial^2 T}{\partial y^2} + \frac{\partial^2 T}{\partial z^2} + \frac{\dot{q}}{k} = \frac{1}{a} \frac{\partial T}{\partial t}; \quad (12.2)
$$

其中 $a = k/\rho c_p$ 为热扩散率 $(m^2/s)$。若假设为稳态条件，则(12.2)进一步简化为泊松方程，

$$
\frac{\partial^2 T}{\partial x^2} + \frac{\partial^2 T}{\partial y^2} + \frac{\partial^2 T}{\partial z^2} + \frac{\dot{q}}{k} = 0: \quad (12.3)
$$

如果传热仅在某些方向上发生，则可以省略额外的项，从而进一步简化 (12.3)。自然或强制对流很可能在集成电路的至少一个表面上发生。该表面通过对流的传热速率为 [444]

$$
q_{\text{conv}} = hA (T_s - T_\infty); \quad (12.4)
$$

其中，$h$ 是对流系数（假设为整个表面的平均值），$A$ 是表面积，$T_s$ 是表面温度，假设在整个表面上均匀分布，$T_\infty$ 是冷却剂（气体或流体）的温度。

在三维系统中，热流通过具有显著不同热性能的多种材料。这些材料包括半导体、金属、介质以及可能用于层间键合的聚合物层，图12.1A展示了一个三维系统的横截面，说明了其中的部分材料。此外，还包括封装、焊料凸点、热界面材料、均热板和散热器均表现出不同的热性能。因此，从热学角度来看，三维电路构成了一个高度非均质的系统，对其进行细粒度分析对大多数支持多物理场分析的商业工具而言都是一项挑战。用于三维集成电路热建模的材料示例列于表12.1中，突显了这些材料之间热导率的巨大差异。尽管此列表并非详尽无遗，但在大多数集成电路的热分析中通常会考虑这些材料构成的层。由于某些层使用了不同的材料，因此给出了一个范围值[445–450]。

上述表达式描述了热量在固体介质中的传递。然而，由于三维系统遇到的功率密度更高，液冷技术已专门针对三维系统进行了研究。为了更好地理解本章后续讨论的热模型和分析技术，下一小节将概述与液冷相关的制造与设计问题。

12.1.1 液体冷却

确定任何冷却介质质量的主要指标之一是结点与环境之间（从硅衬底到环境）的热阻（单位为摄氏度/瓦特（°C/W）），其表达式如下

$$
R_{th} = \frac{T_{\text{max}} - T_{\text{amb}}}{Q}; \quad (12.5)
$$

其中 $T_{\text{max}}$ 和 $T_{\text{amb}}$ 分别为系统的最高温度和环境温度，$Q$ 是系统耗散的功率。(12.5)中的热阻可能并不对应单一材料或传热过程，而是可以包含基板与环境之间不同材料的热阻，以及由导热和对流换热引起的热阻。因此，对该表达式有多种解释方式。

对于任何冷却机制，都可以确定一个热阻 $R_{th}$。热阻越小，系统内的最高温度就越低。或者可以说，热阻越小，针对特定最高温度所能支持的系统功率就越高。传统的散热器和强制风冷（即风扇）产生的热阻约为 0.5 °C/W。

表12.1 集成电路内材料的热性能

材料	热导率 (W/m·K)
硅	110–148
铜	400
热界面材料（TIM）	1.6–4
散热片	400
后端工艺 (BEOL)	0.3–5.2
二氧化硅	1.2
FR4板	4.3
钨	174

这对于集成系统的功率水平来说已经足够，可确保最高温度在85至110°C之间。然而，由于预期功率密度的增加[18]，该热阻必须进一步降低。例如，假设最高允许温度为85°C，环境温度为 27°C，则典型的散热器可承受100 W/cm²的功率密度。对于垂直集成系统而言，由于体积减小导致功率密度增加，其要求变得更加严格。

几十年来，人们一直提议使用液体作为冷却计算系统的方法，以比在高性能集成系统中使用强制风冷更有效的方式移除热量[451]。液体冷却可支持极低的热阻，<0.1 °C/W，在平面电路内有效移除高达790W/cm²的功率密度所产生的热量，如[452]中的案例研究所示。最近，液体流动冷却已应用于数据中心内服务器系统中的处理器[443]，其中（去离子）水作为冷却剂取得了令人满意的效果。使用水作为冷却剂的另一个好处是，冷却系统出口处的加热后的水可用于建筑物供暖。考虑到冷却机制可能消耗数据中心功耗预算近一半的功率[454]，将从计算系统中移除的热量用于其他用途，可大大提高这些数据中心的整体能源效率。其他制冷剂（如R123和R245ca）也被用作冷却剂，并且还探索了两相冷却[455]。然而，本文的讨论仅限于单相冷却（温度保持在冷却剂沸点温度以下），并使用水作为冷却剂。

这些针对二维IC的案例研究历史上曾应用于硅测试平台[456,457]，最近则应用于由商用 IBM和Intel处理器组成的服务器系统[443]。然而，此类案例研究中使用的液冷方案对于多层电路可能效率较低，因为系统的最高温度可能不出现在与散热器相连的层上，而是出现在另一层。因此，三维系统的液体冷却应应用于每一单独的层，这需要在每层的基板内设置微通道。为此，多个研究团队[442,443]已对支持构建微流体通道并确保层间互连性的制造工艺进行了研究。其核心思想是蚀刻微通道，其中这些微通道的数量和尺寸会影响传热过程的效率。液体冷却剂流经通道以从每一层带走热量。采用多个通道而非一个宽通道时，由于总表面积显著增大，热流得以改善[444,452]。

微流体通道和 (B) 微针阵列 [442] 实现层间液体冷却的三维系统横截面示意图)

图12.2展示了基于所提出原型的带微通道的三维系统的横截面示意图。该冷却方案的设计涉及多个片外组件，例如泵和热交换器，其设计与优化不在本书讨论范围内。本文旨在概述此类系统的制造特性以及描述热流和热阻的表达式。关于液冷三维电路中微通道热模型的讨论将在本章后续部分进行。

在图12.2A中，展示了一种基于微通道冷却的典型结构，其中具有矩形截面的通道，其宽度为 $W_{ch}$，深度（或高度）为 $H_{ch}$。通道的长度等于集成电路的宽度，此处记为 $L_{chip}$。通道之间由厚度为 $W_{fin}$ 的壁隔开，硅通孔（TSVs）形成于这些壁中，并连接相邻层。因此，通道间距为 $p_{ch} = W_{ch} + W_{fin}$。因此，对于一个宽度为 $W_{chip}$ 的系统，通道数量为 $n_{ch} = W_{chip}/p_{ch}$。另一种制造工艺，如图12.2B 所示，可形成微针阵列，其中每个微针可包含一个硅通孔阵列。一个原型电路中，每个直径为 150 μm 的微针包含 434 个直径为13 μm 的硅通孔，resulting in a TSV density of about 31,000 TSVs/cm² [442], a density sufficient for vertically interconnecting several 3-D systems.

12.1.1.1 液冷散热器的设计考虑

如图12.2所示，存在大量可能影响基于微通道的散热器物理设计的问题。图中未显示与散热器几何形状无关的其他重要参数，但这些参数应在设计过程中予以考虑，包括压降、液体流速、流动类型和泵功率。每个参数都受到制造良率、传热效率和电性能相关限制的约束。例如，制造限制会影响鳍片宽度 $W_{fin}$、盖板厚度 $H_{top}$ 以及通道深度 $H_{ch}$（受硅通孔的高宽比隐含约束）。从传热角度来看，通常假设仅为层流和充分发展流，这会限制泵功率、通道横截面积以及通道数量 [453]。最后，从电性能角度看，穿过高宽比鳍片的垂直互连延迟（和功率）增加带来了另一组约束条件。

设计参数和约束条件的多样性和复杂性使得开发一种有效的微通道散热器设计方法论成为一项艰巨的任务。因此，已有若干发表的研究通过确定少量设计参数的最优值来解决微通道散热器热阻最小化的问题。

由于此处旨在增强对不同设计变量重要性的理解，因此重点是这些不同参数的影响，而不是针对特定散热器的设计解决方案。

从微通道散热器的热阻出发，可以区分出三个组成部分，

$$
R_{th} = R_{\text{cond}} + R_{\text{conv}} + R_{\text{heat}} = \frac{\Delta T}{Q} = \frac{T_{out} - T_{in}}{Q} = \frac{H_{sub}}{k_{sub} L_{chip} W_{chip}} + \frac{1}{h A_{ch}} + \frac{1}{\rho c_p \dot{V}}; \quad (12.6)
$$

其中，$R_{\text{cond}}$、$R_{\text{conv}}$ 和 $R_{\text{heat}}$ 分别为液体的导热热阻、对流热阻和热容热阻。由于电路切换和互连焦耳热在每一层产生的热量，通过具有热导率 $k_{sub}$ 和厚度 $H_{sub}$ 的基板（通常为硅）传导至通道边界（参见图12.2）。流经通道的液体通过对流带走热量，从而形成热阻 $R_{\text{conv}}$，其中 $h$ 为对流系数（如(12.4)中所述），$A_{ch}$ 为单层内通道的总表面积。热阻的第三个分量源于液体被加热，吸收从通道下游流动的能量。该最后分量取决于液体的热物理性质，即密度、比热容（参见(12.1)）以及冷却剂的流速。在多项研究中已考虑使用水作为冷却剂，因为水具有较高的体积热容 $\rho c_p$，达4.18 J/°C-cm³，当流速为10 cm³/s时，导致 $R_{\text{heat}} = 0.024$ °C/W，对整体热阻[452]的贡献较小。由(12.6)可知，可通过以下方式降低热阻：(1) 在刻蚀微通道后减小基板厚度 $H_{sub}$；(2) 增加通道总表面积；(3) 提高传热对流系数；(4) 增加流速。然而，由于制造约束条件及这些参数之间的相互依赖性，最小化热阻的过程是一个复杂的多变量约束优化问题。

由于导热阻受限于基板的最小厚度 $H_{sub}$，且电路面积固定，因此研究重点放在了通道表面对传热的影响上，该影响可通过比值 $\beta = W_{ch}/p_{ch}$ 方便地描述。为了确定对流系数 $h$，需要一些在传热和流体力学中常用的基本无量纲数。这些常数包括雷诺数 $Re$、努塞尔特数 $Nu$ 和普朗特尔数 $Pr$（注意，这些数可通过简单的变换以若干等效形式表示）。

$$
Re = \frac{u_m D_h}{\nu}; \quad (12.7)
$$

$$
Nu = \frac{h D_h}{k_f}; \quad (12.8)
$$

$$
Pr = \frac{\nu}{\alpha}; \quad (12.9)
$$

其中，$\nu$ 为运动粘度，$u_m$ 为平均速度，$\alpha$ 为热扩散率，$k_f$ 为流体热导率。通道的水力直径为

$$
D_h = \frac{2 H_{ch} W_{ch}}{H_{ch} + W_{ch}}; \quad (12.10)
$$

此外，流体通过微通道的泵功率、体积流量和压降可以表示为 [457]

$$
P = \dot{V} \Delta P = n_{ch} u_m H_{ch} W_{ch} \Delta P; \quad (12.11)
$$

通过求解这些表达式，可以确定不同通道几何形状和通道数量下微通道散热器的最小热阻。然而，同时求解这些表达式需要使用经验关系或曲线拟合方法（如[456]）或数值方法（如[457]）。此外，如果某些通道横截面的解违反了问题的假设条件，则这些解可能被排除。例如，选择比例 $\beta$ 和通道宽高比 $\gamma = H_{ch}/W_{ch}$ 可能导致雷诺数不符合充分发展的层流条件。或者，所产生的压降可能不可接受，或需要大幅增加泵功率 $P$，从而导致热阻降低。

因此，这里不针对特定的散热器设计进行求解，而是提供一些见解，描述在假设集成系统产生热量的情况下，几何形状和通道数量对由(12.6)给出的热阻的影响。此外，假设流动为层流且充分发展，这意味着 $20 < Re < 2000$[457]。材料的热力学和流体动力学性质也假设不随温度变化。本讨论中考虑了无量纲比 $\beta$, $\gamma$ 以及通道数量 $n_{ch}$。

对于特定的 $\beta$ 和通道数量，较高的通道宽高比 $\gamma$ 有助于降低热阻，因此更倾向于采用较深的微通道。同时，$H_{sub}$ 应为最小厚度，以确保产生的应力不超过基板材料[457]的抗弯强度。此外，深通道需要高宽高比的硅通孔，尽管其工艺良率存在挑战，可能会抵消三维集成在延迟和功率方面的优势。

或者，如果保持高度和通道数量不变，从而增加通道的横截面（即增加 $\beta$），则通道的横截面积增大，这会影响热阻中的对流部分。由于该部分往往占主导地位，因此通过增加 $\beta$ 来增加总表面积以传递热量，可降低热阻。此外，如果液体的性质和通道的几何形状保持不变，则表面传热系数 $h$ 取决于平均速度。而当宽高比减小时，平均速度随之增加[457]。因此，在高度保持恒定的情况下，对于固定的 $n_{ch}$，$\beta$ 的增加会减小宽高比，从而提高平均速度和 $h$。由于通道数量保持不变，这种情况要求鳍片更窄，从而降低了堆叠的硅通孔密度。

在改变散热器中的通道数量时，会出现另一种权衡。增加通道数量可以增大可用于传热的总表面积，但较大的通道数量 {$n_{ch}$} 需要更小的通道尺寸，从而增加通道内流动的阻力，降低平均速度，进而降低换热系数 $h$ [457]。此外，通道数量还会影响硅通孔的密度和位置：更多的通道（或更多的鳍片）能够为硅通孔的布置提供更大的灵活性，但如果为了平衡通道数量 $n_{ch}$ 的增加而减小通道宽高比，则每个鳍片上可用的硅通孔数量可能会减少。总体而言，微通道散热器的设计需要对多个物理和材料参数进行仔细的权衡，这可能对最终系统的电性能产生重大影响，然而在散热器设计过程中，电性能通常被视为次要考虑因素。

散热器的热阻应能维持电路温度在给定的功率限制范围内。该功率通常被假定为恒定值，但实际上并非如此，因为功率取决于电路的温度。此外，有效的可靠性分析需要了解电路的温度分布情况。生成电路的温度图需要求解相应的传热表达式（例如 (12.1) 至 12.4），这些表达式依赖于电路的设计变量以及运行和边界条件。

由于三维系统中材料的非均质混合以及构成三维系统的不同形状和特征，求解这些表达式并非易事。鉴于三维系统的物理结构，在热分析过程中需对系统体积内的热流做出特定假设，以确保分析过程是可处理的。一个典型的假设是热量主要沿垂直方向流动，而侧壁被视为绝热的（即这些表面与环境之间无热量交换）。

尽管存在这些假设，完整的热分析仍然是一个高度复杂的问题。大多数分析技术专注于电路的稳态行为，而较少的方法考虑三维集成电路的瞬态热行为。对于这两种类型的分析，都必须准确确定热导率，例如在(12.1)中的热导率。提取整个系统的此类信息是一项困难且耗时的任务。为了确定不同粒度和精度下三维堆叠的温度，已采用大量模型及相关技术。在接下来的几个小节中，将回顾近年来开发的复杂程度逐渐增加的热模型。

12.2 闭式温度模型

通过使用一维热模型，可以对三维系统的热行为进行一阶分析。一个示例如图12.1B所示。如果热流仅沿z方向流动，则该热模型是准确的。由于三维堆叠的高度较短，并且三维集成电路的侧向边界被视为绝热行为，因此可以采用一维热流假设。尽管基于解析表达式的热模型精度最低，但这些模型仍可为电路的热行为提供粗略估计。这种估计在设计过程的后期阶段价值有限，因为在后期需要更精确的模型；然而，在设计过程的早期阶段，当描述电路的物理信息尚未确定时，解析模型非常有用。这些一阶模型可用于确定若干设计特性，例如封装和冷却策略以及整体系统成本的估计[459]。

在一维热模型中，每一材料层被建模为一个热阻，热源被建模为电流源，温度差被建模为电压差。图12.3展示了针对三层三维电路基于该模型描述热量传递的相关表达式示例。图12.3右侧部分显示了热方程与基尔霍夫电压定律（KVL）表达式的相似性。这种电流流动与热量流动之间的对偶性在热分析中被广泛使用，无论是在一阶解析表达式中还是更复杂的模型中均有应用，如本章后续章节所讨论的那样。要确定各层的温度，需基于[444],此模型，如图12.3所示，需要确定每层内部产生的热量及其相应的热阻。

基于此模型，如图12.3所示，需要确定每层内产生的热量及其相应的热阻。

对如图12.1A所示结构的三维系统进行建模的一种简单方法是采用由多层硅、铝、二氧化硅和聚酰亚胺组成的立方体。如图12.4所示，每一层均为具有恒定热导率的均匀层。每层上的器件被视为各向同性热源，并被建模为硅层顶面上的薄层。假设三维电路的顶面或底面为绝热表面，尽管通过该表面流向环境的热流不可忽略。更详细的模型也会包含通过该表面的热流。或者，将通常连接散热器的三维集成电路另一侧视为等温表面。这些条件简化了分析过程，因为只需研究少量关键参数。闭式表达式还有助于加快设计探索，因为问题规模被缩减为仅几个设计参数。这些模型的目的不是解决因高温引起的电路性能问题，而是用于系统级决策；例如封装、芯片堆叠顺序、冷却机制、导热材料、封装级互连以及其他影响整体系统设计和成本的系统范围参数。

硅层内产生的热量主要来自晶体管。金属氧化物半导体场效应晶体管（MOSFET）器件的自加热也可能导致电路温度显著上升。某些器件可能表现为热点，引起显著的局部加热。

对于双层三维结构，由于二氧化硅和聚酰亚胺层作为热流流向散热器的热屏障，观察到温度升高了24.6 ℃[441]。尽管介质层和键合层表现为热屏障，但上层的硅衬底能够扩散热量，从而减小MOSFET的自加热。仿真结果表明，在双层三维集成电路中，当硅衬底厚度从3减小到 1 μm时，温升从24.6℃上升至48.9 ℃[441]。然而，较厚的硅衬底会降低封装密度，并增加层间互连的长度。此外，如第3章“制造”中所讨论的，高深宽比通孔可能是一项具有挑战性的制造任务。

三维集成电路技术。如果硅衬底被完全移除，如在三维绝缘体上硅（SOI）电路中的情况，自加热可能导致温度升高至200 ℃，这会对集成电路的正常工作造成灾难性影响。在此模型中，通过考虑介电层内特定的铝密度来隐式包含互连（后端工艺），如图12.4所示。该情况由以下方式描述：

$$
k_{\text{eff}} = (1 - d_w) k_{\text{ox}} + d_w k_{\text{metal}}; \quad (12.12)
$$

其中，$k_{\text{ox}}$ 和 $k_{\text{metal}}$ 分别为层内介电材料和互连金属的热导率，$d_w$ 为互连密度。该表达式未考虑在每一层BEOL内存在的多个热路径，也未区分水平和垂直导线以及金属接触。相反，通过认识到每个BEOL层的体积中一部分由介质（1−$d_w$）构成，其余部分由金属$d_w$构成，从而确定一个平均热导率。有效热导率这一概念在文献中被广泛使用。例如，在硅衬底中引入硅通孔密度以确定基板内的平均热导率。这种平均化方法是一种简化热分析过程的便捷方式，尽管在某些情况下，平均化可能导致显著的不准确，这将在本章后续章节中讨论。

为了估算类似图12.4所示的三维电路的上层最高温升，已基于一维热流开发出一个简单的闭式表达式，与图12.1B所示热路一致。因此，如图12.4所示建模的三维电路中第j层的温升 $\Delta T_j$ 可由以下公式描述

$$
\Delta T_j = \sum_{i=1}^{j} R_i \left( \sum_{k=i}^{n} \frac{P_k}{A} \right); \quad (12.13)
$$

其中，$P_k/A$ 和 $R_k$ 分别是第k层的功率密度以及从第k层到环境的热阻。功率密度不包括互连焦耳热，而互连的散热特性仅隐式包含在 $R_k$ 中。

假设除第一层外的所有层具有相同的功耗和热阻，这对于诸如存储立方体之类的均匀三维电路是成立的，则温度升高为 [458]

$$
\Delta T_n = P \left( \frac{R}{2} n^2 - \frac{1}{R_{ps}} - \frac{R}{2} \right); \quad (12.14)
$$

第一层的热阻包括封装和硅衬底的热阻，

$$
R_{ps} = \frac{t_{Si1}}{A k_{Si}} + \frac{t_{pkg}}{A k_{pkg}}; \quad (12.15)
$$

其中，$t_{Si1}$ 和 $t_{pkg}$ 分别为第一层硅衬底和封装的厚度，$k_{Si}$ 和 $k_{pkg}$ 分别为第一层硅衬底和封装的热导率。第k层上层的热阻为

$$
R_k = \frac{t_{sik}}{A_{Sik}} + \frac{t_{dielk}}{A_{dielk}} + \frac{t_{ifacek}}{A_{ifacek}}; \quad (12.16)
$$

其中 $t_{sik}$、$t_{dielk}$ 和 $t_{ifacek}$ 分别为硅衬底、介电层和第k层的键合界面的厚度，$k_{Sik}$、$k_{dielk}$ 和 $k_{ifacek}$ 分别为它们对应的热导率。根据(12.14)至 (12.16)，在基板、介质和键合材料的典型厚度与热导率条件下，三维系统的不同层数和功率密度下最顶层的温度升高情况如图12.5 所示。如图 12.5所示，温度升高随层数呈平方依赖关系，随功率密度呈线性关系。需要注意的是，封装的热阻（或等效地，(12.5)中的结点热阻）对温度升高的贡献最大。此外，最近的研究结果表明，散热器和封装的选择可能会改变温度随层数单调增加的趋势。如果放宽顶面为绝热边界条件的假设，则热量将通过三维堆叠结构的上下表面（即封装和散热器）流动，且取决于封装和散热器的热阻，最高温度所在的层并不总是离散热器最远的层（或等效地，离封装最近的层）。相反，堆叠内部的温度在达到某一特定层之前单调上升，之后在其余平面上单调下降。对于如图12.1所示结构的双层三维系统，若满足以下条件，则第二层可能表现出更高的温度：[459],

$$
\frac{Q_2}{Q_1} > \frac{k_{pkg}}{k_{hs}};
$$

其中 $k_{hs}$ 是散热器的热导率。从 图12.5可以看出，即使层数较少，三维电路内部温度也会加剧。互连对移除

热量的影响未在这些表达式中明确描述，且互连焦耳热也未被纳入考虑。考虑互连的散热特性以及互连焦耳热引起的温度升高，三维电路中特定第k层上的温度升高由 [460] 描述

$$
T_{\text{Si } k} - T_{\text{amb}} = \sum_{i=1}^{k-1} \sum_{r=1}^{i} \left( \frac{t_{\text{ILD},ir}}{k_{\text{ILD},ir}} s_{fir} \eta_{ir} \sum_{s=r}^{k} j_{\text{rms},ir}^2 \rho_m H_{ir+1} + \sum_{j=i+1}^{n} \Phi_j \right) + \sum_{i=1}^{k} R_i \left( \sum_{m=i}^{n} \Phi_m \right); \quad (12.18)
$$

其中第一项表示来自层间介质（ILDs）的温度升高，第二项表示由封装、键合材料和硅衬底引起的温度升高。(12.18)中的符号在表12.2中定义。(12.18)式考虑了三维系统内热流的一维模型，类似于基于图12.4 的模型，但与(12.14)至(12.16)相比，采用了对不同热导率和热源更精确的模型。

通过在三维系统的热模型中考虑层间通孔和互连焦耳热，可以更准确地模拟三维电路的热行为。针对双层三维系统，在两种场景下评估了其温度上升情况。在第一种场景中，未考虑互连焦耳热和层间通孔；而在第二种场景中，包含了互连热效应。与第一种场景相比，第二种场景中底部硅基板的温度降低了约40°C。该结果初步表明，层间通孔通过降低垂直方向的有效热阻，在减少三维系统整体温度方面发挥了重要作用。

表12.2 中所用符号的定义 (12.18)

符号	定义
$T_{\text{amb}}$	环境温度
$n$	总层数
$N_i$	第$i$th层中的金属层数量
$i_r$	第$i$th层互连层中的$r$th
$t_{\text{ILD}}$	ILD的厚度
$k_{\text{ILD}}$	ILD材料的热导率
$s_f$	热扩散因子
$\eta$	通孔修正因子，$0 \leq \eta \leq 1$
$j_{\text{rms}}$	互连电流密度的均方根值
$\rho_m$	金属线的电阻率
$H$	互连的厚度
$\Phi_m$	第$m$th层的总功率密度，包括该层的功耗 器件和互连焦耳热
$R_1$	封装、散热器和硅基板（底层）的总热阻
$R_i (i > 1)$	每层键合材料和硅基板的热阻

尽管 (12.18) 包含了互连对热流过程的影响（作为堆叠中的后端工艺层），但互连结构内部可能存在多种传热路径仍需进一步研究。例如，假设为一维热流，热量仅在层内金属层中垂直传递。由于电路单元或布线拥塞等物理障碍，某些互连可能无法形成连续的垂直路径。这种情况如 图12.6 所示，其中展示了不同的热路径。与电流类似，热流也会沿着热导率最高的路径流动。因此，由水平段以及层间通孔组成的互连会导致热流偏离垂直方向，并在一定长度上横向扩展，具体取决于该长度和热每条热路径的导电性。通过考虑后端工艺层内存在的多条热路径，如图12.6所示，由介质和金属组成的埋入式互连层的有效热导率为[461]

$$
k_{\text{eff}} = k_{\text{ox}} + k_{\text{metal,eff}} = k_{\text{ox}} + \frac{t_{bi}}{A_{\text{int}}} \left( \frac{1}{R_1} + \frac{1}{R_2} + \frac{1}{R_3} \right)^{-1}; \quad (12.19)
$$

其中 $t_{bi}$ 和 $A_{\text{int}}$ 分别为互连层的厚度和埋入式互连层的面积。这些路径的热阻由 $R_i$ 给出，这些路径被视为并联，类似于并联连接的电阻器。这种对偶性意味着，与例如由(12.12)描述的热导率相比，一个区域内多个热路径的存在会导致该区域总热导率的变化。通过考虑在每一物理层的金属层中可能存在的不同并联热路径，可以实现对BEOL内热流更精确的建模，尽管仍使用单个热阻来表征整个层。

由于高温会影响电路的可靠性，早期关于采用这些一阶模型对三维电路进行热分析的出版物研究了这些器件的自加热现象[461]主要候选器件包括那些具有高开关活动性的器件，例如时钟驱动器和缓冲器[461]，这些器件可能因局部加热而受到严重影响，导致性能下降。通过考虑互连结构内可能存在的各种热路径，已对温度升高对这些器件的影响进行了研究[461]。时钟驱动器的功率密度作为不同互连结构上方峰值温度升高的函数关系如图12.7所示。具有水平金属段的热路径相比完全垂直热路径表现出较差的散热特性。此外，三维集成电路中的温度升高程度高于体CMOS，但不一定比绝缘体上硅更差，如图12.7所示。

影响电路热分布的另一个因素是器件之间的物理邻接。在三维电路中，随着相邻器件之间距离的减小，热耦合增强，从而进一步提高电路的温度[441,461]。温度随栅间距呈指数函数下降。这一特性表明，为了通过降低热退化来保证可靠运行，某些电路元件（如时钟驱动器）在三维电路中所占用的面积应大于在二维电路中的面积。

一维热流的假设允许通过几个串联电阻来建模电路。此外，通过适当地调整某些层的热导率以包含互连功耗和不同的热路径，三维集成电路热模型的精度显著提高。描述三维电路温度的闭式表达式的主要假设同时也是其主要缺点是：每个物理层由单一热源表征。该假设意味着存在于某一层内的所有热源均归约为单一热源，如图12.3所示。因此，诸如热耦合和层内热梯度等现象无法被捕捉。因此，尽管该方法在设计过程的早期阶段具有足够的精度，但为了实现耐热电路操作，热设计方法学必须掌握每层实际的功率密度和温度信息。下一小节将介绍这些技术所需的更精确模型。

12.3 基于网格的热模型

在上一节中，讨论了基于解析表达式来评估三维电路温度的热模型。在所有这些模型中，每个物理层内产生的热量都用一个单一值表示。因此，假设三维电路的功率密度是垂直方向（即z-方向）上的向量。此外，热网络被表示为一个一维电阻网络，如图12.1B所示。

然而，三维系统中每一层内的温度和热流可能会发生显著波动，导致温度和功率密度向量在三个方向上均发生变化。基于网格的热模型通过将电路体积表示为一组瓦片来捕捉这一关键信息。每个瓦片使用少量电阻（如果同时分析热瞬态行为，则还包括电容）进行热建模，如图12.8所示。瓦片在瓦片边界处通过节点相互连接，形成一个三维热网络，其中每个节点的温度为

确定。尽管在此图中仅标示了两种不同的热阻，即 $R_z$ 和 $R_{xy}$，它们分别对应于垂直方向和水平方向的热量传递，但实际上所有热阻都可以不同。此外，某些元件可能不会包含在每个瓦片中。例如，如果某个单元内没有产生热量，则可以省略电流源；如果仅进行稳态分析，则无需包含电容；此外，在堆叠的最顶层或最底层的情况下，不包含垂直方向的电阻。因此，每个瓦片中包含哪些元件不仅取决于3-D堆叠中每个单元的组件，还取决于预期的分析类型。类似于集成电路布局中的R(L)C提取过程，必须提取每个瓦片体积内的热元件。然而，这一过程并不简单，因为通常一个瓦片的体积内包含多种不同的材料。换句话说，瓦片通常不是均匀的。例如，一个瓦片可能包含一段导线、层间介质、金属接触、某个扩散区、硅通孔（TSV）和/或硅。虽然可以通过使瓦片的体积变得任意小但有限，以确保每个瓦片只包含一种材料，从而更容易确定热元件，但这种方法会显著增加单元数量，进而增加需要分析的节点数量，导致计算时间变得不切实际。一个典型的例子是多物理场求解器的使用，其实际上只能分析最小的三维结构[462,463]。因此，研究人员转而采用近似方法来减少表征三维电路所需的瓦片数量。基于这些实验结果以及多物理场求解器与所提出近似方法之间的比较，尺寸在数十微米量级的瓦片在计算上是可行的，同时还能提供合理的精度[449,464]。

这种尺度的瓦片可能包含互连、介质和/或硅，因为现代工艺节点的特征尺寸在纳米量级。因此，已开发出多种方法来确定瓦片的热组件。大多数方法强调热阻，因为这些技术主要关注稳态分析。当前

一种早期模型，介于一维热路和全网格之间的折中方案，将三维系统建模为热阻堆叠，如图12.9所示。图12.9A 中所示系统的离散体积被分割为单个柱体，如图12.9B [465–467] 所示。每个柱体通过包含热阻和热源的一维热网络依次建模，如图12.9C所示。热源包括每个瓦片内所有器件产生的热量。与TSV相关的电阻也包含在柱体内。两层之间若无TSV，则通过移除通孔电阻来体现，确保热量不会流经这些电阻。网络底部的电压源表示散热器与底部硅衬底之间的等温表面。此处未显示的附加电阻可用于引入相邻柱体之间的热流。

将堆叠中单根支柱的紧凑模型与第12.2节中用于推导闭式解的简化一维模型进行比较，两者存在若干相似之处。这两个模型均使用电阻和被建模为电流源的热源。需要注意的是，尽管图12.9C中包含考虑散热器的电压源，但在图12.3中并未出现该元件，但此模型元素已隐含在(12.18)中，因为该闭式表达式描述的是三维系统中第 $\Delta T = T_{\text{si} N} - T {\text{amb}}$ 层的温升，而非紧凑一维模型产生的绝对温度。

将多个单元合并成柱状体可减少需要确定温度的节点数量，从而降低问题的计算复杂度。精度

然而，性能可能会下降。此外，该模型是针对特定技术开发的，无法用于探索物理特性不同的其他技术。一个模型的有效性不仅取决于其复杂程度（即需要确定的参数数量），还取决于该模型对不同几何结构和制造参数的支持能力，因为三维集成体现在多种多样的制造工艺中。此外，该模型未描述单元内除$A_{TSV}$之外可能存在的不同材料。

在三维系统中，热量流动的主要方向是垂直方向。准确建模硅通孔（TSV）的热行为方向至关重要，因为硅通孔在此垂直方向上提供了高热导率的路径。因此，已有大量研究致力于对硅通孔进行热建模 [465–471]。由于具有增强的热传导特性，硅通孔也被专门用于促进热流的传导。这些热传导通路被称为热硅通孔（TTSVs），并已开发出多种热管理技术，用于在整个三维系统的体积内分配这些资源，确保最终系统满足温度规范要求。因此，信号用硅通孔与热硅通孔采用不同的模型，其中热硅通孔不产生焦耳热，因为无电流流经这些通孔。

一种替代的冷却方法是集成液体冷却，该方法不再需要TTSVs，并支持更高效的散热，如第12.1.1节所述。由于流体流动的存在增加了传热的对流部分，微通道的建模过程与主要依靠传导作为传热机制的固体内部不同。因此，描述微通道的离散化三维系统中的单元胞需要与固体体积的建模方式不同，如图12.8所示。在下一小节中，将讨论针对不同类型硅通孔和流体通道的具有不同复杂度的热模型。

12.3.1 硅通孔的热模型

最简单的TSV热模型是一个电阻（类似于(12.15)），其值等于TSV所用金属（通常是铜或钨）的热导率 $k_m$ 以及TSV面积 $A_{TSV}$ 的倒数，再乘以TSV的长度 $t_{TSV}$，或者，作为替代，乘以单元的长度（其中该单元仅包含部分TSV）。

$$
R_{TSV} = \frac{t_{TSV}}{A_{TSV} k_m}; \quad (12.20)
$$

然而，该模型忽略了若干影响模型精度的重要因素。例如，未考虑焦耳热，以及通过硅通孔衬层不可忽略的横向热流。此外，当单个单元内包含多个硅通孔时，需要采用不同的建模方法。这些方面将在接下来的子章节中进行讨论。

12.3.1.1 硅通孔热通路

如前所述，TTSV 仅作为热管，使热量流向散热器，缓解三维堆叠内的热点。早期的热管理技术建模

将TTSV视为单个热阻，忽略横向热传导效应。然而，横向热流不应被忽视，因为这种机制会影响整体传热过程。尽管TSV衬层周围介质的热导率明显低于硅和金属，但衬层厚度通常约为一个微米。由于该厚度较短，热量会横向流向热阻较低的金属TSV，从而促进通过三维堆叠的散热过程。假设一个单元包含硅衬底内的一个TSV，如图12.10所示，热模型中通常考虑 TSV的不同物理参数。用于确定沿热流路径热导率的仿真设置如图12.11所示。图12.11A 所示结构在左边界表面施加热源，而上下表面为绝热的。类似地，在图12.11B 中，热源施加于顶面，而侧壁被视为绝热的。添加辅助块（见图12.11A 图12.11B）以确保热量在到达目标单元之前均匀扩散，并评估一小段$\Delta H$ 以确定局部热导率。需要注意的是，这一小段仅包含TSV、衬层和硅衬底的一部分，这不一定与更大的单元一致，因为这些更大的单元通常还包括其他

材料。从这个角度来看，通过以下表达式[468], 确定了在xy平面和z方向上的两个不同的热导率

$$
k_{xy} = 90 t_{SiO_2}^{0.3} \left(2 - 148 \right) \frac{D_{TSV}}{P} H^{0.11} 160 t_{SiO_2}^{0.07}; \quad (12.21)
$$

$$
k_z = 128 e^{\frac{D_{TSV}}{P}} \quad \text{for } 0.002 \leq \frac{t_{SiO_2}}{H} \leq 0.01; \quad (12.22)
$$

$$
k_z = 130 e^{1.1 \frac{D_{TSV}}{P}} \quad \text{for } 0.01 < \frac{t_{SiO_2}}{H} \leq 0.02; \quad (12.23)
$$

$$
k_z = 260 \frac{D_{TSV}}{P} + 115 \quad \text{for } 0.02 < \frac{t_{SiO_2}}{H} \leq 0.04; \quad (12.24)
$$

$$
k_z = 300 \frac{D_{TSV}}{P} + 120 \quad \text{for } 0.04 < \frac{t_{SiO_2}}{H} \leq 0.1; \quad (12.25)
$$

$$
k_z = 135 \ln \left( \frac{D_{TSV}}{P} \right) + 380 \quad \text{for } 0.1 < \frac{t_{SiO_2}}{H} \leq 0.2; \quad (12.26)
$$

其中，$t_{SiO_2}$ 是围绕 TSV 的二氧化硅（或其他介质）层的厚度，$D_{TSV}$、$P$ 和 $H$ 分别是 TSV 的直径、间距和高度。这些表达式适用于以下参数范围：衬层厚度为 0.2 至 2.0 μm，TTSV 直径为 10 至 50 μm，TTSV 长度大于 20 μm，且 $0.1 \leq D_{TSV}/P \leq 0.77$。这些表达式与 Icepak求解器 的仿真结果 [463] 进行了比较，误差小于 6–10%。

然而，该模型仅考虑了硅衬底内的TSV段，而这并不适用于后制程硅通孔工艺。此外，这些表达式中的热导率根据某些物理参数的取值，可能是指数函数、抛物线函数或对数函数，缺乏直观的解释。为了考虑TTSV穿过键合层和后端工艺层的部分，并提供一种更直观的 TTSV模型，已开发出另一种每个TTSV采用三个热阻的模型。该模型的原理基于包含堆叠式 TTSV结构的三维堆叠体积内的三条主要传热路径。堆叠式硅通孔作为连续结构具有最低的热阻，能更高效地移除热量，因此是散热的更优选择。因此，采用堆叠式硅通孔是促进热量垂直流动的合理做法。

对于图12.11所示结构，使用COMSOL对三维系统的某个小体积进行评估[462]。该体积对应于一个包含单个硅通孔结构的三层三维电路的一段，可扩展至n层电路。该堆叠的物理结构如图12.12A所示。电路的横截面以及通过COMSOL多物理场仿真得到的温度分布如图 12.12B所示。尽管不同制造技术下的电路材料和几何结构可能有所不同，但其基本结构保持不变。本模型基于采用晶圆键合的三维技术。如图12.12A所标注，电路的每一层由三层构成，分别描述硅基板(Si)、层间介质(ILD)和金属互连（即后端工艺），以及粘结层。热源包括硅基板顶面上有源器件产生的功率以及被层间介质包围的互连所产生的焦耳热。

如图12.12所示，展示了热流的三条主要路径。热量通过硅垂直传导（路径1）和TTSV（路径3），并通过TSV的衬层横向传导（路径2）

朝向TTSV内更具导热性的金属填充。沿这些路径中每一路径的热流可以用一个热阻来建模。如果该模型旨在支持设计探索，则应将模型与TSV的物理特性相关联，例如衬层厚度和TSV直径。由于传热过程可能更为复杂（除这三条路径外还有更多路径），因此引入一些拟合系数以提高模型的精度。基于这些热流路径，以下表达式描述了每个TSV的热阻值，

$$
R_1 = \frac{1}{k_1 A} \left( \frac{t_{BEOL}}{k_{BEOL}} + \frac{l_{ext}}{k_{Si}} \right); \quad A = A_0 - \pi \left( \frac{D_{TSV}}{2} + t_{SiO_2} \right)^2; \quad (12.27)
$$

$$
R_2 = \frac{t_{BEOL} + l_{ext}}{k_1 k_{TSV} \pi \left( \frac{D_{TSV}}{2} \right)^2}; \quad (12.28)
$$

$$
R_3 = \frac{\ln \left( \frac{D_{TSV}}{2} + t_{SiO_2} \right) - \ln \left( \frac{D_{TSV}}{2} \right)}{2 \pi k_2 k_{SiO_2} (t_{BEOL} + l_{ext})}; \quad (12.29)
$$

$$
R_4 = \frac{1}{k_1 A} \left( \frac{t_{BEOL}}{k_{BEOL}} + \frac{t_{Si2}}{k_{Si}} + \frac{t_b}{k_b} \right); \quad (12.30)
$$

$$
R_5 = \frac{t_{BEOL} + t_{Si2} + t_b}{k_1 k_{TSV} \pi \left( \frac{D_{TSV}}{2} \right)^2}; \quad (12.31)
$$

$$
R_6 = \frac{\ln \left( \frac{D_{TSV}}{2} + t_{SiO_2} \right) - \ln \left( \frac{D_{TSV}}{2} \right)}{2 \pi k_2 k_{SiO_2} (t_{BEOL} + t_{Si2} + t_b)}; \quad (12.32)
$$

$$
R_7 = \frac{1}{k_1 A} \left( \frac{t_{BEOL}}{k_{BEOL}} + \frac{t_{Si3}}{k_{Si}} + \frac{t_b}{k_b} \right); \quad (12.33)
$$

$$
R_8 = \frac{t_{Si3} + t_b}{k_1 k_{TSV} \pi \left( \frac{D_{TSV}}{2} \right)^2}; \quad (12.34)
$$

$$
R_9 = \frac{\ln \left( \frac{D_{TSV}}{2} + t_{SiO_2} \right) - \ln \left( \frac{D_{TSV}}{2} \right)}{2 \pi k_2 k_{SiO_2} (t_{Si3} + t_b)}; \quad (12.35)
$$

$$
R_s = \frac{t_{Si1} - l_{ext}}{k_1 k_{Si} A_0}; \quad (12.36)
$$

其中 $t_b$ 和 $t_{Sin}$ 分别为第n层粘结层和基板的厚度。TSV和衬层的热导率分别用 $k_{TSV}$ 和 $k_{SiO_2}$ 表示。在 (12.27)–(12.36) 中，电阻 $R_2$、$R_5$ 和 $R_8$ 是TTSV填充材料（例如铜）的热阻。$R_2$ 描述了第一层或最后一层TSV的热阻，在该层中TSV可能是“盲孔”（即封闭在基板内），因此使用 $l_{ext}$ 来描述这种情况。此外，该层没有粘结层，因此该项在 (12.28) 中被省略。电阻 $R_3$、$R_6$ 和 $R_9$ 表示TTSV绝缘衬层（例如 $SiO_2$）的横向热阻。电阻 $R_1$、$R_4$ 和 $R_7$ 表示每个物理层TTSV周围区域的热阻（见图12.13）。第一层硅衬底的热阻用 $R_s$ 表示，因为其基板厚度显著不同（注意，在图12.9C所示模型中，对于具有厚硅衬底的层也单独增加了一个电阻）。尽管该模型捕捉到了三维系统更多的技术特性，但仍需要两个拟合系数 $k_1$ 和 $k_2$，以使模型在研究场景 [469] 下达到足够的精度，其平均误差和最大误差分别为3%和6%。系数 $k_1$ 和 $k_2$ 用于调整TTSV热阻的集总模型表示，以便与热流的分布式模型配合使用。

一种在不降低精度的情况下消除拟合系数的方法是使用附加电阻对TTSV进行建模。堆叠（或单个）TTSV被建模为分布电阻丝。这意味着使用更多的单元来建模目标体积，从而自然提高了精度，无需拟合系数，但增加了计算复杂度。因此，对于图12.12A所示的体积，进行了分布式模型与集总模型的比较，其中参考温度是由有限元法（FEM）求解器报告的结果 [462]。表12.3中列出的结果表明，使用超过一百段会在计算时间上产生不良开销[469]。相比之下，针对特定结构生成拟合系数的开销仅需执行一次，可能是一种在不牺牲精度的前提下更计算高效的方法（见表12.3中的模型A）。该模型实用性和精度的一个示例如图12.14所示，其中三层电路的最大温升作为衬层厚度（例如，$t_{SiO_2}$）的函数绘制出来。请注意，一维模型无法捕捉到这种温升，而当使用超过100段时，分布式模型的精度仅有轻微改善。

引入横向路径可以更准确地描述热流，从而减少过度设计。如果忽略该路径，通常会预测出更高的温度，进而需要更严格的热管理方案。为了说明这一情况，采用本模型和一维模型（仅用一个电阻表示硅通孔，如[459]所示）对DRAM存储器‐处理器系统进行了分析，并与有限元仿真进行了比较。复杂模型、一维模型和有限元仿真的最高温升分别为12.8、20和 12 ℃，显示出忽略衬层横向热流所带来的显著误差。

表12.3 分布式模型中误差与计算时间随段数的变化

模型	模型（段数）	B (1)	B (20)	B (100)	B (500)	A	1-D
最大误差		23%	12%	6%	5%	4%	30%
平均误差		19%	11%	4%	3%	2%	23%
时间（毫秒）		1	3	32	2474	–	–

本节讨论的两个模型都需要进行一些拟合以提高精度。在第一个模型中，通过改变描述热导率函数的形式来实现拟合。然而，这种方法对于热流对物理参数（例如TSV半径）依赖关系的分析提供的见解有限。第二个模型则使用某些拟合系数来提高精度。由此产生的误差取决于TSV半径与TSV间距的比值。该比值导致相邻TSV单元之间等温曲线发生弯曲，如图12.15所示。对于类似范围的$D_{TSV}/P$（即[0.125 到 0.25]）的情况，如[468], 中所述，修正因子用于模拟在相同单元存在下等温曲线的弯曲。因此，

在[470]中使用的模型通过一个校正因子 $\theta$ 放大TTSV的热阻，该因子是通硅通孔间距与半径比 $\delta = 2(P-D_{TSV})/D_{TSV}$ 的线性函数。该函数为

$$
\theta = \beta_1 \delta + \beta_2; \quad (12.37)
$$

其中 $\beta_1$ 和 $\beta_2$ 是拟合系数，可通过模拟或实测数据结合线性拟合技术 [470] 确定。

通常，具有相邻硅通孔单元的结构并不适用，因为相邻单元可能不包含任何硅通孔，从而导致热量以不同的方式流动。TTSV阵列通常用于缓解热热点。使用这些TTSV阵列的基本原理是，该局部区域的有效热导率增加，从而降低高温。由于这些TTSV阵列需要不可忽略的面积，因此包含多个热量流动垂直路径的模型能够减少所需的TTSV数量，因而成为限制面积开销同时满足热极限的一种有效手段[469]。

12.3.1.2 信号通硅通孔

尽管已有一些关于TTSVs的模型发表，但能够捕捉信号硅通孔热行为的模型却很少，其主要区别在于由于电流流经这些导线，在信号硅通孔内部会产生焦耳热。此外，由于流经硅通孔的电流并非恒定（即使对于电源/地线硅通孔也是如此），因此必须考虑目标单元的瞬态热行为。对于基本结构，例如图12.16所示的锥形通硅通孔，可采用COMSOL等商用多物理场求解器来分析该单元的热行为。另一种用于硅通孔多物理场表征的较为高效的方法是混合时域有限元方法[471]。

包含通过衬层的横向热流以及起始和着陆焊盘贡献的锥形通硅通孔的热阻由下式描述

$$
R_p = \frac{10^{-12}}{3 \pi k_{SiO_2}} \frac{H}{0.5(D_T + D_B)} \left( \frac{t_{SiO_2}}{1} + \frac{1}{\pi k_{SiO_2}/h_{SiO_2}} \left( 0.5 D_{pad}^2 - (0.5 D_T + t_{SiO_2})^2 - (0.5 D_B + t_{SiO_2})^2 \right) \right)^{-1}; \quad (12.38)
$$

其中不同物理特性的符号在图12.16中示出。注意，此表达式包含了TSV的起始和着陆焊盘的电阻贡献

除了TSV的金属填充外，TSV焊盘的直径$D_{pad}$也包含在表达式的第二项中。为了确定瞬态热行为，在TSV顶部施加一个周期性梯形信号脉冲（也可能出现信号通过堆叠向上传播的相反情况），并观察TSV的瞬态温度。氧化层厚度是评估TSV瞬态热响应的重要因素。这种情况同样适用于堆叠硅通孔[471]。尽管由于布线约束导致信号硅通孔的堆叠较少见，但用于电源和地分配网络的硅通孔通常放置在单层外围（或层内电路模块的外围），并在多个物理层上堆叠[472]。此外，较薄的氧化层会增强横向热流，但同时会增加TSV的电容。此外，硅通孔的锥度会影响沿其长度方向的温度分布，最高温度出现在横截面最小的TSV底部。最后，由于电阻随温度变化，必须考虑TSV的电学和热学特性之间的相互作用。

在完成对TTSV模型的讨论之前，需要注意的是，该分析基于一个假设，即特定材料属性（如热导率）为常数。这一假设有助于求解相关表达式，但可能导致对TSV内部温度升高的高估。为了研究由于假设热导率与温度无关而引起的温度偏差，已针对单个硅通孔进行了分析，假设材料属性不随温度变化。当$t_{SiO_2}= 20$ nm时，温度被高估了最多5.7%，而当$t_{SiO_2} = 100$ nm时，这种