33、组合逻辑设计原理：ABEL与VHDL相关知识

组合逻辑设计原理：ABEL与VHDL相关知识

1. ABEL硬件设计语言中的无关输入处理

在ABEL硬件设计语言里，部分版本的编译器处理无关输入的能力有限。通常，ABEL方程会指定属于逻辑函数导通集的输入组合，其余组合则被认为属于截止集。要是能把某些输入组合分配到无关集（d - set），程序或许就能利用这些无关输入更好地进行最小化处理。

1.1 分配输入组合到无关集的机制

ABEL语言定义了两种将输入组合分配到无关集的机制，使用这两种机制时，需在程序中包含编译器指令 @DCSET ，或者在希望考虑无关项的输出的 istype 属性列表中包含“dc”。
- 无关非时钟赋值运算符 ?= ：此运算符在方程中用于替代 = ，表明与右侧匹配的输入组合应放入无关集而非导通集。不过，在使用的ABEL编译器中，该运算符存在问题，所以不再深入探讨。
- 真值表 ：当启用无关项处理时，真值表中未明确列出的任何输入组合都会被放入无关集。例如，之前提及的质数BCD数字检测器，可用ABEL按如下方式指定：

module DontCare 
title 'Dont Care Examples' 
@DCSET
" Input and output pins 
N3..N0, A, B                   pin; 
F, Y                           pin istype