17、CMOS数字电路：上拉电阻与逻辑系列详解

CMOS数字电路：上拉电阻与逻辑系列详解

在数字电路领域，CMOS（互补金属氧化物半导体）技术凭借其低功耗、高集成度等优势，占据着重要地位。本文将深入探讨CMOS电路中的上拉电阻选择以及不同CMOS逻辑系列的特点。

1. 上拉电阻的选择

在开漏应用中，上拉电阻R的取值至关重要。为确定其允许范围，需进行两项计算：
- 最小值计算 ：在低电平状态下，通过R的电流与被线或输出驱动的门电路的低电平输入电流之和，不得超过有源输出的低电平驱动能力。对于HC和HCT系列，该能力为4mA；对于AC和ACT系列，则为24mA。
- 最大值计算 ：在高电平状态下，R上的电压降不得使输出电压低于2.4V。这一电压是典型被驱动门电路的VIHmin（最小高电平输入电压）加上400mV的噪声裕量。此电压降由线或输出的高电平输出泄漏电流以及被驱动门电路的高电平输入电流产生。

下面通过一个具体例子来说明上拉电阻的计算过程。假设有四个HCT开漏输出端线或在一起，并驱动两个LS - TTL输入端。在低电平输出时，每个LS - TTL输入会产生0.4mA的电流，同时上拉电阻R也会有电流通过。为使总电流不超过HCT的IOLmax（最大低电平输出电流）规格4mA，通过R的电流不得超过：
[IR(max)=4 - 2\times0.4 = 3.2mA]
假设开漏输出的VOL（低电平输出电压）为0.0V，则R的最小值为：
[Rmin=\frac{5.0 - 0.0}{IR(max)}=\frac{5.0}{3.2}=1562.5\Omega]
在高电平状态下，典型的开漏输出最大泄漏电流为5µ