32、VHDL 描述的语义验证

最新推荐文章于 2025-06-28 05:10:48 发布

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分类专栏： VHDL形式语义与优化证明技术解析文章标签： VHDL 语义验证 PVS

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VHDL 描述的语义验证

1. 语义验证概述

语义验证是确保 VHDL 描述在逻辑和功能上正确的重要步骤。它不仅限于语法检查，还包括验证模型中的类型一致性、可观察性等高级属性。语义验证的主要目的是确保不同形式的 VHDL 描述在语义上是等价的，从而保证设计的一致性和可靠性。

验证方法

语义验证通常涉及多种方法，包括使用公理和定理来验证 VHDL 描述的等价性。这些方法可以确保不同描述之间的行为一致，从而避免潜在的设计错误。此外，语义验证还可以帮助识别和纠正模型中的冗余和不必要的复杂性，提高模型的效率和可读性。

验证工具

PVS 是一个高阶逻辑验证系统，广泛应用于 VHDL 描述的语义验证。PVS 支持类型化、代数规范的验证，能够处理复杂的 VHDL 模型。章节中详细介绍了如何使用 PVS 来验证 VHDL 描述的等价性。PVS 的优势在于其自动化程度高，能够快速准确地验证复杂的逻辑关系，减少了人工验证的时间和错误率。

2. 验证目标

语义验证的核心目标是确保 VHDL 模型的正确性，并通过简化代数等方法来优化模型。具体来说，语义验证需要确保：

VHDL 描述的语法和语义正确。
不同描述之间的等价性。
模型的类型一致性。
模型的可观察性。

通过语义验证，我们可以确保 VHDL 模型在不同层级和不同实现方式下保持一致的行为，从而提高设计的可靠性和可维护性。

3. 具体验证案例

NAND 门的语义验证

示例描述

NAND 门是一个经典的逻辑电路元件，其 VHDL 描述如下：

进程 (A, B)
开始
C <= A nand B after 1 ns;
结束进程

验证步骤

定义等价性 ：我们需要证明上述 NAND 门的描述与以下等价描述是等价的。
vhdl 进程 (A, B) 开始 TMP <= A and B after 1 ns; C <= not TMP after 0 ns; 结束进程
验证信号赋值 ：确保信号 C 和 TMP 的赋值在两个描述中是等价的。
验证延迟 ：确保两个描述中的延迟时间一致。
验证输出 ：通过模拟和仿真验证两个描述的输出是否一致。

验证结果

通过 PVS 系统的自动化验证，可以证明这两个描述在语义上是等价的。这不仅提高了设计的正确性，还展示了语义验证在优化模型中的应用。

计数器单元的语义验证

示例描述

计数器单元是一个典型的数字电路模块，其 VHDL 描述如下：

进程 (CLK, RESET)
开始
if RESET = '1' then
    COUNT <= 0;
elsif rising_edge(CLK) then
    COUNT <= COUNT + 1;
end if;
结束进程

验证步骤

定义等价性 ：我们需要证明上述计数器单元的描述与以下等价描述是等价的。
vhdl 进程 (CLK, RESET) 开始 if RESET = '1' then COUNT <= 0; elsif rising_edge(CLK) then COUNT <= COUNT + 1; end if; end process;
验证状态转换 ：确保在 RESET 为 ‘1’ 时， COUNT 的初始值为 0；在 CLK 上升沿时， COUNT 的值递增。
验证边界条件 ：确保计数器不会溢出，特别是在最大值时的行为。
验证时序 ：确保时序逻辑在两个描述中一致。

验证结果

通过 PVS 系统的自动化验证，可以证明这两个描述在语义上是等价的。这不仅提高了设计的正确性，还展示了语义验证在优化模型中的应用。

4. 验证方法

使用公理和定理

公理和定理是语义验证的基础工具。通过定义一系列公理和定理，可以验证 VHDL 描述的正确性和等价性。以下是常用的公理和定理：

序号	公理或定理名称	描述
1	信号赋值公理	确保信号赋值在不同描述中一致。
2	类型一致性公理	确保不同描述中的类型一致。
3	可观察性定理	确保不同描述中的可观察性一致。

使用 PVS 系统

PVS 是一个强大的高阶逻辑验证系统，支持类型化和代数规范的验证。以下是使用 PVS 系统进行语义验证的步骤：

定义描述 ：将 VHDL 描述转换为 PVS 规范。
定义等价性 ：通过 PVS 规范定义两个描述之间的等价性。
验证等价性 ：使用 PVS 的自动化证明工具验证等价性。
输出结果 ：输出验证结果，确保两个描述在语义上是等价的。

示例代码

以下是将 NAND 门描述转换为 PVS 规范的示例：

nand_gate: THEORY
BEGIN
  A, B, C: SIGNAL
  p1: PROCESS (A, B)
  BEGIN
    C := A nand B after 1 ns;
  END PROCESS;

  p2: PROCESS (A, B)
  BEGIN
    TMP := A and B after 1 ns;
    C := not TMP after 0 ns;
  END PROCESS;

  eq: THEOREM
    FORALL t: (p1.C(t) = p2.C(t))
END nand_gate

语义验证的应用

语义验证在 VHDL 模型优化中起着至关重要的作用。通过语义验证，可以确保模型在不同层级和不同实现方式下保持一致的行为。以下是语义验证在优化中的具体应用：

消除冗余 ：通过语义验证，可以识别并消除模型中的冗余部分，简化模型结构。
提高效率 ：通过验证模型的等价性，可以优化模型的性能，提高运行效率。
增强可靠性 ：通过语义验证，可以确保模型在各种情况下都能正确工作，增强系统的可靠性。

5. 验证流程

为了更好地理解语义验证的流程，我们可以通过一个简单的流程图来展示验证步骤：

graph TD;
    A[定义 VHDL 描述] --> B[将描述转换为 PVS 规范];
    B --> C[定义等价性];
    C --> D[使用 PVS 自动化证明工具];
    D --> E[输出验证结果];

验证过程中的注意事项

在进行语义验证时，需要注意以下几点：

定义清晰 ：确保每个信号和变量的定义清晰明确，避免歧义。
类型一致性 ：确保所有信号和变量的类型一致，特别是在不同描述之间。
时序逻辑 ：确保时序逻辑在不同描述中一致，特别是在延迟时间和边沿检测等方面。
边界条件 ：确保所有边界条件都被正确处理，特别是在极端情况下。

6. 验证工具的使用

PVS 是一个非常强大的验证工具，支持多种验证方法。以下是使用 PVS 进行语义验证的具体步骤：

安装 PVS ：确保 PVS 系统已经正确安装并配置好。
定义 VHDL 描述 ：将 VHDL 描述转换为 PVS 规范。
定义等价性 ：通过 PVS 规范定义两个描述之间的等价性。
运行验证工具 ：启动 PVS 系统，运行自动化验证工具。
分析结果 ：分析验证结果，确保两个描述在语义上是等价的。

示例代码

以下是将计数器单元描述转换为 PVS 规范的示例：

counter_unit: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  eq: THEOREM
    FORALL t: (p1.COUNT(t) = p2.COUNT(t))
END counter_unit

验证工具的优势

PVS 系统的优势在于其高度自动化的验证能力，能够快速准确地验证复杂的逻辑关系。此外，PVS 还支持类型化和代数规范的验证，能够处理多种复杂的 VHDL 模型。

7. 验证结果

通过语义验证，可以确保 VHDL 模型在不同实现方式下的等价性和正确性。以下是 NAND 门和计数器单元的验证结果：

描述类型	验证结果
NAND 门	等价
计数器单元	等价

这些结果不仅提高了设计的正确性，还展示了语义验证在优化模型中的应用。通过语义验证，可以确保模型在不同层级和不同实现方式下保持一致的行为，从而提高设计的可靠性和效率。

8. 验证的具体操作步骤

为了确保语义验证的成功，以下是具体的操作步骤：

定义 VHDL 描述 ：编写 VHDL 代码，确保代码逻辑清晰。
转换为 PVS 规范 ：将 VHDL 代码转换为 PVS 规范，确保转换过程中没有丢失任何逻辑信息。
定义等价性 ：通过 PVS 规范定义两个描述之间的等价性，确保定义准确无误。
运行自动化验证工具 ：启动 PVS 系统，运行自动化验证工具，确保工具配置正确。
分析验证结果 ：分析验证结果，确保两个描述在语义上是等价的。

示例流程图

以下是语义验证的详细流程图：

graph TD;
    A[定义 VHDL 描述] --> B[将描述转换为 PVS 规范];
    B --> C[定义等价性];
    C --> D[运行自动化验证工具];
    D --> E[分析验证结果];
    E --> F[输出最终结果];

通过上述流程，可以确保语义验证的每一步都得到严格的执行，从而保证验证结果的准确性。

9. 验证中的常见问题

在进行语义验证时，可能会遇到一些常见问题。以下是几个常见的问题及其解决方案：

类型不一致 ：确保所有信号和变量的类型一致，特别是在不同描述之间。
解决方案 ：仔细检查每个信号和变量的定义，确保类型一致。
时序逻辑错误 ：确保时序逻辑在不同描述中一致，特别是在延迟时间和边沿检测等方面。
解决方案 ：通过仿真和调试工具检查时序逻辑，确保其正确性。
边界条件未处理 ：确保所有边界条件都被正确处理，特别是在极端情况下。
解决方案 ：添加额外的测试用例，确保边界条件得到充分验证。

解决方案列表

问题	解决方案
类型不一致	检查信号和变量的定义
时序逻辑错误	使用仿真和调试工具
边界条件未处理	添加额外的测试用例

通过解决这些问题，可以确保语义验证的顺利进行，从而提高 VHDL 模型的正确性和可靠性。

10. 验证的重要性

语义验证在 VHDL 模型优化中起着至关重要的作用。它不仅确保了模型的正确性，还通过优化模型结构和消除冗余部分，提高了模型的效率和可读性。以下是语义验证的重要性：

确保正确性 ：通过语义验证，可以确保 VHDL 模型在不同实现方式下保持一致的行为。
提高效率 ：通过优化模型结构和消除冗余部分，可以提高模型的运行效率。
增强可靠性 ：通过语义验证，可以确保模型在各种情况下都能正确工作，增强系统的可靠性。
支持优化 ：语义验证可以帮助识别模型中的冗余部分，从而支持进一步的优化。

通过语义验证，可以确保 VHDL 模型在不同实现方式下的等价性和正确性，从而提高设计的质量和可靠性。

11. 验证的具体应用场景

奇偶校验器的语义验证

示例描述

奇偶校验器是一种用于检测数据传输错误的电路模块，其 VHDL 描述如下：

进程 (input, output)
开始
output <= input xor parity;
结束进程

验证步骤

定义等价性 ：我们需要证明上述奇偶校验器的描述与以下等价描述是等价的。
vhdl 进程 (input, output) 开始 if input = '0' then output <= parity; else output <= not parity; end if; 结束进程
验证逻辑运算 ：确保逻辑运算在两个描述中一致。
验证输入输出关系 ：确保输入和输出信号之间的关系在两个描述中一致。
验证边界条件 ：确保所有边界条件都被正确处理，特别是在极端情况下。

验证结果

通过 PVS 系统的自动化验证，可以证明这两个描述在语义上是等价的。这不仅提高了设计的正确性，还展示了语义验证在优化模型中的应用。

德摩根定律的语义验证

示例描述

德摩根定律是一个经典的逻辑定理，其 VHDL 描述如下：

进程 (A, B)
开始
C <= not (A or B) after 1 fs;
结束进程

验证步骤

定义等价性 ：我们需要证明上述描述与以下等价描述是等价的。
vhdl 进程 (A, B) 开始 C <= not A and not B after 1 fs; 结束进程
验证逻辑运算 ：确保逻辑运算在两个描述中一致。
验证延迟 ：确保两个描述中的延迟时间一致。
验证输出 ：通过模拟和仿真验证两个描述的输出是否一致。

验证结果

通过 PVS 系统的自动化验证，可以证明这两个描述在语义上是等价的。这不仅提高了设计的正确性，还展示了语义验证在优化模型中的应用。

12. 验证中的高级属性

可观察性验证

可观察性的重要性

可观察性验证是确保 VHDL 模型在不同实现方式下保持一致的关键步骤。具体来说，可观察性验证需要确保：

信号的可观察性 ：在不同实现方式下，信号的值在外部观察时是一致的。
状态空间的可观察性 ：在不同实现方式下，状态空间的变化对外部观察者是一致的。

验证步骤

定义可观察性 ：通过 PVS 规范定义信号和状态空间的可观察性。
验证信号值 ：确保在不同实现方式下，信号的值在外部观察时是一致的。
验证状态空间 ：确保在不同实现方式下，状态空间的变化对外部观察者是一致的。

示例代码

以下是将可观察性验证应用于 NAND 门的 PVS 规范：

observable_nand_gate: THEORY
BEGIN
  A, B, C: SIGNAL
  p1: PROCESS (A, B)
  BEGIN
    C := A nand B after 1 ns;
  END PROCESS;

  p2: PROCESS (A, B)
  BEGIN
    TMP := A and B after 1 ns;
    C := not TMP after 0 ns;
  END PROCESS;

  obs_eq: THEOREM
    FORALL t: (observable(p1.C(t)) = observable(p2.C(t)))
END observable_nand_gate

状态空间的验证

状态空间的重要性

状态空间验证是确保 VHDL 模型在不同实现方式下保持一致的关键步骤。具体来说，状态空间验证需要确保：

状态变化的一致性 ：在不同实现方式下，状态的变化是一致的。
状态转换的正确性 ：在不同实现方式下，状态转换的逻辑是正确的。

验证步骤

定义状态空间 ：通过 PVS 规范定义状态空间。
验证状态变化 ：确保在不同实现方式下，状态的变化是一致的。
验证状态转换 ：确保在不同实现方式下，状态转换的逻辑是正确的。

示例代码

以下是将状态空间验证应用于计数器单元的 PVS 规范：

state_space_counter: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  state_eq: THEOREM
    FORALL t: (state_space(p1.COUNT(t)) = state_space(p2.COUNT(t)))
END state_space_counter

动态模型的验证

动态模型的重要性

动态模型验证是确保 VHDL 模型在不同实现方式下保持一致的关键步骤。具体来说，动态模型验证需要确保：

动态行为的一致性 ：在不同实现方式下，动态行为是一致的。
动态状态的变化 ：在不同实现方式下，动态状态的变化是一致的。

验证步骤

定义动态模型 ：通过 PVS 规范定义动态模型。
验证动态行为 ：确保在不同实现方式下，动态行为是一致的。
验证动态状态变化 ：确保在不同实现方式下，动态状态的变化是一致的。

示例代码

以下是将动态模型验证应用于计数器单元的 PVS 规范：

dynamic_model_counter: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  dynamic_eq: THEOREM
    FORALL t: (dynamic_behavior(p1.COUNT(t)) = dynamic_behavior(p2.COUNT(t)))
END dynamic_model_counter

13. 验证中的优化技术

进程折叠的验证

进程折叠的重要性

进程折叠是一种优化技术，通过合并多个进程为一个进程，减少冗余和提高效率。具体来说，进程折叠需要确保：

合并后的进程与原始进程等价 ：合并后的进程在语义上与原始进程等价。
减少冗余 ：通过合并进程，减少冗余部分，简化模型结构。

验证步骤

定义原始进程 ：定义原始进程的 VHDL 描述。
定义合并后的进程 ：定义合并后的进程的 VHDL 描述。
验证等价性 ：通过 PVS 规范验证合并后的进程与原始进程的等价性。

示例代码

以下是将进程折叠应用于计数器单元的 PVS 规范：

process_folding_counter: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  folded_p: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  folding_eq: THEOREM
    FORALL t: (p1.COUNT(t) = folded_p.COUNT(t)) AND (p2.COUNT(t) = folded_p.COUNT(t))
END process_folding_counter

信号压缩的验证

信号压缩的重要性

信号压缩是一种优化技术，通过消除中间信号，减少冗余和提高效率。具体来说，信号压缩需要确保：

消除中间信号后与原始描述等价 ：消除中间信号后的描述在语义上与原始描述等价。
减少冗余 ：通过消除中间信号，减少冗余部分，简化模型结构。

验证步骤

定义原始描述 ：定义原始描述的 VHDL 代码。
定义消除中间信号后的描述 ：定义消除中间信号后的 VHDL 代码。
验证等价性 ：通过 PVS 规范验证消除中间信号后的描述与原始描述的等价性。

示例代码

以下是将信号压缩应用于计数器单元的 PVS 规范：

signal_elimination_counter: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  elim_p: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  elimination_eq: THEOREM
    FORALL t: (p1.COUNT(t) = elim_p.COUNT(t)) AND (p2.COUNT(t) = elim_p.COUNT(t))
END signal_elimination_counter

14. 验证中的高级属性

时间间隔逻辑的验证

时间间隔逻辑的重要性

时间间隔逻辑验证是确保 VHDL 模型在不同实现方式下保持一致的关键步骤。具体来说，时间间隔逻辑验证需要确保：

时间间隔的一致性 ：在不同实现方式下，时间间隔的变化是一致的。
逻辑关系的正确性 ：在不同实现方式下，逻辑关系的正确性得到保证。

验证步骤

定义时间间隔 ：通过 PVS 规范定义时间间隔。
验证时间间隔一致性 ：确保在不同实现方式下，时间间隔的变化是一致的。
验证逻辑关系正确性 ：确保在不同实现方式下，逻辑关系的正确性得到保证。

示例代码

以下是将时间间隔逻辑验证应用于 NAND 门的 PVS 规范：

interval_logic_nand_gate: THEORY
BEGIN
  A, B, C: SIGNAL
  p1: PROCESS (A, B)
  BEGIN
    C := A nand B after 1 ns;
  END PROCESS;

  p2: PROCESS (A, B)
  BEGIN
    TMP := A and B after 1 ns;
    C := not TMP after 0 ns;
  END PROCESS;

  interval_eq: THEOREM
    FORALL t: (interval_logic(p1.C(t)) = interval_logic(p2.C(t)))
END interval_logic_nand_gate

Delta 周期值的验证

Delta 周期值的重要性

Delta 周期值验证是确保 VHDL 模型在不同实现方式下保持一致的关键步骤。具体来说，Delta 周期值验证需要确保：

Delta 周期值的一致性 ：在不同实现方式下，Delta 周期值的变化是一致的。
信号赋值的正确性 ：在不同实现方式下，信号赋值的逻辑是正确的。

验证步骤

定义 Delta 周期值 ：通过 PVS 规范定义 Delta 周期值。
验证 Delta 周期值一致性 ：确保在不同实现方式下，Delta 周期值的变化是一致的。
验证信号赋值正确性 ：确保在不同实现方式下，信号赋值的逻辑是正确的。

示例代码

以下是将 Delta 周期值验证应用于计数器单元的 PVS 规范：

delta_cycle_value_counter: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  delta_eq: THEOREM
    FORALL t: (delta_cycle_value(p1.COUNT(t)) = delta_cycle_value(p2.COUNT(t)))
END delta_cycle_value_counter

语义验证的效果

语义验证在 VHDL 模型优化中起到了至关重要的作用。通过语义验证，不仅可以确保模型的正确性，还可以识别和消除冗余部分，简化模型结构，提高模型的效率和可读性。以下是语义验证的效果总结：

提高正确性 ：通过语义验证，可以确保 VHDL 模型在不同实现方式下保持一致的行为，从而提高设计的正确性。
提高效率 ：通过优化模型结构和消除冗余部分，可以提高模型的运行效率。
增强可靠性 ：通过语义验证，可以确保模型在各种情况下都能正确工作，增强系统的可靠性。
支持优化 ：语义验证可以帮助识别模型中的冗余部分，从而支持进一步的优化。

验证中的常见挑战

在进行语义验证时，可能会遇到一些挑战。以下是几个常见的挑战及其解决方案：

复杂的逻辑关系 ：复杂的逻辑关系可能导致验证困难。
解决方案 ：通过分解复杂的逻辑关系为简单的子逻辑关系，逐步进行验证。
多进程交互 ：多进程之间的交互可能导致验证困难。
解决方案 ：通过定义进程之间的同步机制，确保进程交互的正确性。
边界条件处理 ：边界条件的处理可能导致验证困难。
解决方案 ：添加额外的测试用例，确保边界条件得到充分验证。

解决方案列表

问题	解决方案
复杂的逻辑关系	分解为简单子逻辑关系
多进程交互	定义同步机制
边界条件处理	添加额外测试用例

15. 验证中的高级技巧

使用 PVS 进行高级验证

PVS 系统不仅支持基本的语义验证，还支持高级验证技巧。以下是使用 PVS 进行高级验证的具体步骤：

定义高级属性 ：通过 PVS 规范定义高级属性，如可观察性、时间间隔逻辑等。
验证高级属性 ：使用 PVS 的自动化证明工具验证高级属性。
优化模型 ：通过验证结果优化模型结构，提高模型的效率和可读性。

示例代码

以下是将高级属性验证应用于计数器单元的 PVS 规范：

advanced_verification_counter: THEORY
BEGIN
  CLK, RESET, COUNT: SIGNAL
  p1: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  p2: PROCESS (CLK, RESET)
  BEGIN
    IF RESET = '1' THEN
      COUNT := 0;
    ELSIF rising_edge(CLK) THEN
      COUNT := COUNT + 1;
    END IF;
  END PROCESS;

  advanced_eq: THEOREM
    FORALL t: (observable(p1.COUNT(t)) = observable(p2.COUNT(t))) AND
             (interval_logic(p1.COUNT(t)) = interval_logic(p2.COUNT(t))) AND
             (delta_cycle_value(p1.COUNT(t)) = delta_cycle_value(p2.COUNT(t)))
END advanced_verification_counter