STATEABC的博客

适用于PCI Express的V系列Avalon-MM DMA实现了完整的协议栈，包括事务层、数据链路层核物理层，并且支持Gen1 x8、Gen2 x4、Gen2 x8、Gen3 x2、Gen3 x4 和 Gen3 x8。

具有 Avalon 接口的DMA Control Core执行批量数据传输，从源地址范围读取数据并将数据写入不同的地址范围。 Avalon 内存映射 (Avalon-MM) 主机外设（如 CPU）可以将内存传输任务交给DMA控制器。 当DMA控制器执行内存传输时，主机可以自由地并行执行其他任务。

DMA(Direct Memory Access，直接存储器访问)，是硬件实现存储器与存储器之间或存储器与I/O设备之间直接进行数据传输的内存技术，它允许不同速度的硬件设备(外设到内存、内存到外设、内存到内存、外设到外设)进行沟通，而不需要依靠中央处理器（CPU）的中断负载，从而节省CPU的资源，此外DMA具有一般CPU没有的高效操作，能够提高系统的吞吐率。如果不用DMA搬运数据，那么CPU就需要从来源把每一片段的数据复制到寄存器中，这一过程一直 占用CPU的资源。

浅谈Verilog中组合逻辑和时序逻辑的执行顺序、阻塞赋值与非阻塞赋值的区别、Latch的产生与避免

​位置环作为外环，通过编码器计数通过PID输出速度；位置环输出的速度作为目标速度输入速度环，与编码器测速的当前速度进行PID计算，从而完成电机的双PID控制。​​

Avalon总线常用于用户自定义的逻辑与NIOS Ⅱ处理器之间进行通信，再通俗一点的理解就是硬件（Verilog代码）和软件（Nios Ⅱ处理器）进行数据交互。Nios Ⅱ作为主端口（Master），而Verilog代码模块实现了从端口（Slave），比如在Verilog代码中写了一个计数器，而Nios想要知道这个计数器的值，那么就可以在Verilog代码中定义一个寄存器，该寄存器具有与之相对应的地址，Nios Ⅱ可以根据地址对这个寄存器的值进行读取或者写入，这就是Avalon-MM协议。

通过纯RTL实现电机转速PID控制，包括电机编码器值读取，电机速度、正反转控制，PID算法，卡尔曼滤波，最终实现对电机速度进行控制，使其能够渐近设定的编码器目标值。

采用中断函数的方式，每10ms调用一次中断服务函数，再中断函数中实现PID控制，从而达到更大的精确度，减少振荡。

通过FPGA开发板上的NIOS Ⅱ搭建电机控制的硬件平台，包括电机正反转、编码器的读取，再通过软件部分实现PID算法对电机速度进行控制，使其能够渐近设定的编码器目标值。

记录Quartus中遇到的报错

记录NIOS Ⅱ中遇到的报错。

上位机通过网口调试助手发送数据给FPGA，FPGA通过以太网接口接收数据并将收到的数据发送给上位机，完成以太网UDP数据的回环。

当上位机发送ARP请求时，FPGA返回ARP应答数据；当按下FPGA的触摸按键时，FPGA发送ARP请求，上位机返回ARP应答数据。

Quartus工程经过全编译后会产生Handoff文件夹、SOPCINFO文件、SVD文件，通过信息交换文件Handoff文件生成Preloader镜像文件，通过.sopcinfo文件生成设备树

建立HPS硬件模型有两种方式，一种是在GHRD中添加或修改，另外一种是从0开始搭建HPS，本文从0开始搭建一个HPS硬件平台

SOC FPGA是在FPGA架构中集成了基于ARM的硬核处理器系统(HPS)，包括处理器、外设和存储器控制器。相较于传统的仅有ARM处理器或 FPGA 的嵌入式芯片，SOC FPGA既拥有ARM处理器灵活高效的数据运算和事务处理能力，又拥有FPGA的高速并行数据处理优势。同时，基于两者独特的片上互联结构，在使用时可以将 FPGA 上的通用逻辑资源经过配置，映射为ARM处理器的一个或多个具有特定功能的外设，并通过高达128位位宽的AXI高速总线进行通信以完成控制命令和高速数据的交互。

NIOS Ⅱ系统实例

NIOS Ⅱ系统实例

常用NIOS Ⅱ组件概括

常用NIOS Ⅱ组件概括

CPU硬核就是在FPGA上的一颗硬件结构固定并且用户不能对其结构进行任何更改、只能进行编程控制的芯片。CPU软核则是FPGA上本来不存在这样的硬件结构，用户可根据硬件描述语言利用NIOS Ⅱ软核搭建出一个CPU。

添加Nios Ⅱ处理器，将Nios Processor组件设置框中Nios Core选择Nios Ⅱ/f系统会自动添加一个clk的clock source组件作为时钟组件，可直接使用该组件作为系统时钟。选择clk组件的clk接口，点击与nios2_gen2组件的clk接口交叉的连接点即可相连。至此Nios Ⅱ系统硬件部分搭建完成，开始软件部分，编写用户应用程序，测试自定义的seg组件。然后打开nios2_system_inst.v文件，将其复制到顶层文件，并连接到相应模块。

将数码管译码器模块封装成符合Avalon-MM接口的组件创建一个基于Nios Ⅱ处理器的系统将数码管译码器组件添加至该系统中通过用户应用程序控制数码管显示字符0~F

前辈说不会FPGA电路原理图，就不能知道如何去控制、如何去实现因此本篇记录看的原理图中见到的符号，虽然都很基础，但我都不会，难受，因此只能看一点记一点>_____

数码管按段分可分为七段数码管和八段数码管，区别就是八段数码管多了个小数点共阴数码管和共阳数码管共阴数码管就是高电平亮，低电平灭；共阳数码管就是低电平亮，高电平灭。