V-Series Avalon-MM DMA Interface for PCIE IP核

V系列指的是Intel的Arria V、Cyclone V、Arria V GZ和Stratix V，适用于PCI Express的V系列Avalon-MM DMA实现了完整的协议栈，包括事务层、数据链路层核物理层，并且支持Gen1 x8、Gen2 x4、Gen2 x8、Gen3 x2、Gen3 x4 和 Gen3 x8。

V-Series Avalon-MM DMA Interface for PCI Express Intel FPGA IP支持与DMA配合达到 Gen3 ×8数据速率的128位或256位Avalon-MM到应用层的接口。

2. Avalon-MM DMA Ports

在V-Series Avalon-MM DMA for PCI Express Intel FPGA IP中有一些Avalon-MM DMA端口，这些端口实现了通过DMA读写数据的功能。

Function	Port	Description
TXS	Txs	Avalon-MM从端口 Avalon-MM主设备使用该端口向PCIe发送内存读取或写入操作。当DMA完成操作时，Descriptor Controller使用该端口将DMA状态写回PCIe中的描述符空间。Descriptor Controller还使用该端口向上游发送MSI中断。
Read Data Mover	dma_rd_master	Avalon-MM主端口在正常的读取DMA操作期间，Read Data Mover将数据从PCIe移动到片上存储器并且从PCIe域获取描述符，将它们写入Descriptor Controller中的FIFO。 dma_rd_master端口连接到wr_dts_slave端口，用于加载写入DMA描述符FIFO，而rd_dts_slave端口用于加载read DMA descriptor FIFO。
Write Data Mover	dma_wr_master	Avalon-MM 主端口 Write Data Mover从片上存储器读取数据，然后将数据写入PCIe域。
Descriptor Controller FIFOs	wr_dts_slave rd_dts_slave	用于描述符控制器FIFO的Avalon-MM从端口。当Read Data Mover从系统内存获取描述符时，它使用该端口将描述符写入FIFO中。读取DMA描述符和写入DMA描述符有两个单独的描述符表，因此有两个端口。写入DMA FIFO的地址范围为0x100_0000至0x100_1FFF。读取DMA FIFO的地址范围为0x100_2000至0x100_3FFF。
Control in the Descriptor Controller	wr_dcm_master rd_dcm_master	Control in the Descriptor Controller有一个用于读取DMA的传输端口和一个用于写入DMA的接收端口。接收端口连接到RXM_BAR0，而传输端口连接到Txs。来自RXM_BAR0的接收路径在内部连接，不在连接面板中显示。对于传输路径，读取和写入DMA端口都在连接面板中外部连接到Txs(即wr_dcm_master和rd_dcm_master都连接到Txs)。
RXM_BAR0	不显示	Avalon-MM主端口它将来自PCIe主机的内存访问传递到PCIe BAR0。主机使用该端口来编程Descriptor Controller。当使用了内部描述符控制器，端口连接不显示，连接在a10_pcie_hip_0模块内部进行。
RXM_BAR4	Rxm_BAR4	Avalon-MM主端口。它将来自PCIe主机的内存访问传递到PCIe BAR4。它连接到片上存储器。PCIe主机通过PCIe BAR4访问存储器。在典型的应用中，系统软件控制该端口以在片上存储器中初始化随机数据。软件还读取数据以验证正确的操作。

根据Intel给的示例，NIOS中连接方式

3. 参数设置

3.1 系统设置

Number of lanes

通道数，有x1、x2、x4、x8四个选项，指定支持的最大通道数。带DMA的Avalon-MM接口不支持x1配置。

Lane Rate

通道速率，有Gen1 (2.5 Gbps)、Gen2 (2.5/5.0 Gbps)、Gen3 (2.5/5.0/8.0 Gbps)三个选项，指定链路可以运行的最大数据速率。

Application interface width

应用接口宽度，有128 bits、256bits两个选项。指定应用层接口的宽度。

可以组成以下组合：

应用接口宽度	配置	应用层时钟频率
128 bits	Gen1 x8	125 MHz
128 bits	Gen2 x4	125 MHz
128 bits	Gen2 x8	250 MHz
256 bits	Gen2 x8	125 MHz
128 bits	Gen3 x4	250 MHz
256 bits	Gen3 x4	125 MHz
256 bits	Gen3 x8	250 MHz

RX buffer credit allocation - performance for received requests

RX 缓冲区信用分配 - 接收请求的性能，有Minimum、Low、Balanced三个选项。确定在16KB的RX缓冲区中分配的posted header credits、posted data credits、non-posted header credits、completion header credits和completion data credits，调整信用分配以优化系统性能。更改此选项时，消息窗口会动态更新Posted、Non-Posted以及Completion的信用数量。

• Mininum—配置Non-Posted请求信用和Posted请求信用所允许的最小PCIe规范，将大部分RX缓冲区空间留给Completion的header和data。对于应用程序逻辑生成许多读取请求并且很少从PCIe链路接收单个请求的变体，请选择此选项。

• Low—配置更大一些的RX缓冲区空间用于Non-Posted请求信用和Posted请求信用，但仍将大部分空间用于Completion的header和data。对于应用程序逻辑生成许多读取请求并且很少从 PCIe 链路接收少量请求的变体，请选择此选项。此选项推荐用于典型的Endpoint应用程序，其中大部分的PCIe流量由位于端点应用层逻辑中的DMA引擎生成。

• Balanced—将大约一半的RX缓冲区空间配置给接收请求，另一半给接收完成。选择此选项适用于接收请求和接收完成大致相等的应用程序。