自定义seg_decoder组件并创建Nios系统（一）

原创

已于 2023-07-12 11:34:58 修改 · 791 阅读

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#fpga开发 #嵌入式硬件

于 2023-07-10 17:51:33 首次发布

文章介绍了如何使用Verilog设计一个带有Avalon-MM接口的七段数码管译码器，该组件可被集成到基于NiosII处理器的系统中，通过用户程序控制数码管显示字符。在LabcloudIntelFPGA实验平台上，首先定义seg7_decoder组件，然后在PlatformDesigner中创建组件，设置参数和接口，最终实现数码管的控制。

前面进行了数码管的显示
对Avalon总线协议进行了大概的学习

那么就可以

将数码管译码器模块封装成符合Avalon-MM接口的组件
创建一个基于Nios Ⅱ处理器的系统

将数码管译码器组件添加至该系统中

通过用户应用程序控制数码管显示字符0~F

本实验基于Labcloud Intel FPGA实验平台

1. 自定义seg_decoder组件

seg7_decoder_top.v


/*******************************************************************************
功能:
    带有Avalon-MM接口的七段数码管译码器IP
接口:
    avs_address:    七段数码管索引，如0指示第一个七段数码管，1指示第二个七段数码管
    avs_write:      指示主机向该IP进行写传输
    avs_writedata:  写入数据，并显示在七段数码管(0, 1, 2, 3, 4, 5, 6, 7, 8, 9, a, b, c, d, e, f)
    avs_read:       指示主机向该IP进行读传输
    avs_readdata:   读取七段数码管上显示的数据(0, 1, 2, 3, 4, 5, 6, 7, 8, 9, a, b, c, d, e, f)
参数:
    SEG7_NUM: 
        七段数码管的个数，默认值为8
    ADDR_WIDTH: 
        log2(SEG7_NUM)，默认值为3
    DEFAULT_VALUE:
        复位后所有的七段数码管显示状态
        1: 默认值，将所有七段数码管点亮，即显示8
        0: 将所有七段数码管显示0
    LOW_ACTIVE: 
        1: 共阳数码管，即低电平点亮数码管 
        0: 共阴数码管，即高电平点亮数码管
******************************************************************************/

module seg7_decoder_top #(
    parameter   SEG7_NUM

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