Github_以太网开源项目verilog-ethernet代码阅读与移植(三)

最新推荐文章于 2025-05-29 21:36:04 发布
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分类专栏： Github开源项目学习与移植 文章标签： fpga开发 计算机网络
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本文链接：https://blog.youkuaiyun.com/sinat_25428663/article/details/142532752
版权

实验背景
开源项目verilog-ethernet中的示例工程需要使用makefile来构建，现在介绍如何在windows下来构建Quartus和Vivado工程
实验内容
在windows下来构建Quartus和Vivado工程
实验步骤
由于需要使用make，通过安装Cygwin来解决，Cygwin是许多自由软件的集合，最初由Cygnus Solutions开发，用于各种版本的Microsoft Windows上，运行UNIX类系统。
网站如下：
https://www.cygwin.com/
在这里插入图片描述
下载setup-x86_64.exe文件，完成后，双击运行安装
安装步骤参考如下博文：
https://a9school.com/makefile_cygwin_install/
在选择需要安装的额软件包时，需要勾选gcc，make , vim等。
安装完成后，桌面出现如下图标：
在这里插入图片描述
双击打开：
在这里插入图片描述
@前面为用户名，后面为计算机设备名称，下面配

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今天介绍两个（only two）网络相关的开源项目。Alex的verilog-ethernet之前在介绍PCIe项目时有介绍过Alex的项目，当时重点介绍了PCIe。今天主要介绍他的eth...
Github_以太网开源项目verilog-ethernet代码阅读与移植(五)
sinat_25428663的博客
09-29 1491
对于MII接口，tx_clk和rx_clk均由PHY芯片提供，且为25MHz，上层模块传输数据的时钟可能并不是25MHz，这就有跨时钟域的问题，解决数据跨时钟传输一般的解决方法是使用fifo，verilog-ethernet项目中使用的模块是axis_async_fifo_adapter.v。下面查看mii_tx有关的信号。可以看到，有两个类似的模块，其中axis_async_fifo.v的输入和输出数据是等位宽，而axis_async_fifo_adapter.v模块的输入和输出数据位宽可以不等。
Github_以太网开源项目verilog-ethernet代码阅读与移植(二)
sinat_25428663的博客
09-12 727
FPGA设计，以太网
Github_以太网开源项目verilog-ethernet代码阅读与移植(一)
sinat_25428663的博客
09-12 828
以上为该以太网项目在各开发板上的具体实现，DE2-115为友晶的开发板，采用Cyclone E FPGA芯片，Arty为Xilinx FPGA开发板，使用A7 FPGA芯片等等。在tb文件夹下有python编写的测试文件和对应模块的顶层文件。先看一下一个基本功能模块的axis_fifo模块的仿真过程，在ubuntu中安装要求的工具，进入lib->axis->tb文件夹。返回主目录，在rtl文件夹有以太网各模块，包括udp层，ip层，mac层，mii接口，gmii接口，rgmii接口等。
Github_以太网开源项目verilog-ethernet代码阅读与移植(六)
sinat_25428663的博客
10-09 1356
其中dd表示数据信号在FPGA与下游器件（这里是PHY芯片）之间PCB走线延时，cd_altr表示从Oscillator发出的时钟信号到FPGA之间的PCB走线延时，cd_ext表示从Oscillator发出的时钟信号到下游芯片之间的PCB走线延时，tsu_ext是下游器件接收数据时的建立时间。在（五）中介绍了Github开源项目verilog-ethernet移植过程中的数据跨时钟域传输，以太网数据传输过程和网络层数据传输，现在介绍传输层数据传输，时钟模块，复位模块，时序约束，板级验证等内容。
Github_以太网开源项目verilog-ethernet代码阅读与移植(四)
sinat_25428663的博客
09-26 990
与以太网相关的模块结构图整理如下，该图以数据流向为画图依据，有的信号和模块没有画出，并不是与实际模块一一对应，这里需要注意。在发送方向，将udp有效数据向下一层一层封装，最后通过PHY发送。在前面的系列分享中介绍了Github开源项目verilog-ethernet的基本信息以及构建工程的方法，现在开始介绍简单的移植过程与关键代码阅读，该过程不会一蹴而就，会分为多篇来介绍，会涉及以太网相关的知识。整个工程，分为pll模块，复位模块，按键消抖模块，以及fpga core模块，进入 fpga core 模块。
Github_以太网开源项目verilog-ethernet代码阅读与移植(七)——仿真环境使用
sinat_25428663的博客
10-09 452
开源项目verilog-ethernet中的一些测试文件使用了cocotb平台和myhdl平台，如果需要使用这些仿真测试用例，需要安装这两个平台，现在将搭建好的平台虚拟机进行分享，文末有链接。可以看到tb文件夹下有很多.py文件，其中以test开头的是仿真文件，例如，test_eth_mac_1g.py就是eth_mac_1g.v模块的仿真文件，运行该仿真文件，如下。链接： https://pan.baidu.com/share/init?如果是第一次打开虚拟机，需要在弹窗中选择我已移动该虚拟机。
Github_以太网开源项目verilog-ethernet代码阅读与移植(八)——移植工程分享
sinat_25428663的博客
10-24 386
工程一部分的详细介绍和使用在六篇中有分享，包括笔者使用的板子的硬件情况，后续会更新工程的详细说明。需要注意的是PHY芯片支持的接口。使用时，需要修改引脚绑定以适配自己的板子。第六篇计划是写项目中各个模块的实现和约束文件的编写，有的小伙伴有裁剪工程的需要，就先分享一个半成品以供参考，由于笔者水平有限，错误肯定会有，望批评指正。链接: https://pan.baidu.com/s/1ErtCRM4h1b6iu4sVptSJpA。关注公众号#Joey的自由世界#查看更多内容。
TI dsp FSI (快速串行接口)
蒲公英的诗与远方
05-29 186
快速串行接口（FSI）模块是一种串行通信外设，能够在之间实现可靠的高速通信。在两个必须交换信息的情况下，电气隔离设备被使用。虽然隔离设备促进了信号通信，但它们也会在信号线上引入较大的延迟，并增加信号之间的时序差异。FSI 专门设计用于确保系统在涉及隔离障碍的通信场景中进行可靠的高速通信，同时不添加额外的组件。FSI 包括独立的发送器（FSITX）和接收器（FSIRX）核心。FSITX 和 FSIRX 核心可以独立配置和操作。
【芯片设计中的跨时钟域信号处理：攻克亚稳态的终极指南】
lu_pete的博客
05-26 913
从手机SoC到航天级FPGA，不同功能模块运行在各自的时钟频率下，时钟域间的信号交互如同“语言不通”的对话，稍有不慎就会引发亚稳态、数据丢失等问题。当信号跨越时钟域时，若采样时刻恰好在信号跳变边沿附近，接收端的触发器可能进入亚稳态——既非0也非1的“量子态”。当信号从快时钟域传输到慢时钟域时，若信号脉宽小于慢时钟周期，可能完全被“忽略”。在追求性能与功耗平衡的时代，安全可靠的跨时钟域设计，正是芯片竞争力的隐形护城河。多个跨时钟域信号在接收端组合使用时，因各信号路径延迟不同，重组后的逻辑可能完全错误。
10G/25G PCS only mode for CoaXPress Over Fiber
Hello-FPGA
05-25 475
的需求中, 需要利用XGMII的PCS 实现25G 数据速率的稳定传输，也就是不需要其MAC层，只保留PMA PCS层，借用其物理端口 线缆，实现其它协议的数据传输。IEEE 802.3 Clause 108 定义了用于 25GBASE-R 物理层（PHY）的 Reed-Solomon 前向纠错（RS-FEC）子层。25GMII 的 TX/RX 时钟频率在 DDR（双倍数据速率）模式下规定为。但在实际应用中，可用的 FPGA PCS/PMA IP 核通常工作在。应用中，对于 25G 的应用场景，
AXI 协议补充（二）
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axi协议存在slave 和master 之间的数据交互，在ahb ，axi-stream 高速接口 ，叠加大位宽代码逻辑中，往往有时序问题，valid 和ready 的组合电路中的问题引发的时序问题较多。本文根据axi 协议和现有解决反压造成的时序问题的方法做一个详细的科普。
基于RK3576+FPGA+CODESYS工控板的运动控制模块方案
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本文提出基于RK3576处理器与CODESYS平台的工业运动控制方案，采用异构计算架构（四核A72/A53+M0核）实现μs级实时控制，通过PCIe连接FPGA将PID响应周期缩短至50μs。硬件集成双CAN-FD接口和17位精度编码器模块，软件层面结合RT-Linux与CODESYS运行时系统，支持8轴同步插补（误差<0.1mm）及IEC61131-3编程。相比传统方案，实时响应提升50倍（<10μs），可扩展至32轴控制，已成功应用于数控机床、AGV及协作机器人等场景，实现控制性能与物联网功
《深入解析UART协议及其硬件实现》-- 第三篇：UART ASIC实现优化与低功耗设计
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05-29 774
本文探讨了UART ASIC实现中的优化与低功耗设计策略。通过对比ASIC与FPGA设计差异，重点关注标准单元库选型、门控时钟技术及后端物理设计优化。低功耗方面提出动态电压频率缩放（DVFS）、自动睡眠唤醒和电源门控等方法，功耗降低达75%。可靠性分析涵盖工艺角偏差补偿及老化效应应对，波特率误差控制在±1.2%。可测性设计（DFT）包括扫描链、JTAG边界扫描和BIST自检，故障覆盖率超95%。
LabVIEW双光子荧光成像软件开发
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05-28 1337
双光子荧光成像技术在抑郁小鼠脑内丙二醛（MDA）和甲醛（FA）检测中的软件开发，基于 LabVIEW 平台构建从硬件控制、数据采集到图像处理的全流程系统。结合 5734 FPGA 实现实时图像处理，突出双光子成像的深度开发过程，展现LabVIEW 在高速数据处理、多设备协同控制及算法集成中的技术能力。​。
uart verilog 三段式状态机
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【代码】uart verilog 三段式状态机。
【硬件测试】基于FPGA的BPSK+卷积编码Viterbi译码系统开发,包含帧同步,信道,误码统计,可设置SNR
fpga/matlab/simulink算法仿真工程
05-25 1013
本文介绍了基于FPGA的BPSK+卷积编码Viterbi译码通信系统的硬件测试版本。系统在仿真基础上增加了ila数据采集模块、vio在线SNR设置模块和数据源模块。硬件测试结果显示，系统能有效工作于3dB、7dB和15dB等不同信噪比环境。文章详细阐述了BPSK调制、帧同步和卷积编码/Viterbi译码的理论基础，并提供了Verilog核心程序代码。系统采用模块化设计，包含信号生成、BPSK调制解调、误码统计等功能模块。开发板使用说明中特别指出，硬件测试时发射接收在同一板内完成，无需定时同步模块。对于不同开
蜂鸟E203与PicoRV32两款RISC-V处理器的对比分析
dai891011的专栏
05-26 481
主打**极简设计与高灵活性**，代码量极小（仅约2000行Verilog），支持RV32IMC指令集，核心目标是快速原型验证、FPGA教学及低成本物联网设备。占用资源极低，在相同FPGA上仅需**750-2000 LUTs**（取决于配置），且支持灵活裁剪（如关闭乘除法单元），更适合资源受限的FPGA或ASIC设计。| **资源占用** | 较高（1500-2000 LUTs） | 极低（750-2000 LUTs） || **对比维度** | **蜂鸟E203** | **PicoRV32** |
紫光同创FPGA实现视频采集转USB2.0输出，基于CY7C68013芯片，提供PDS工程源码和技术支持和QT上位机
qq_41667729的博客
05-26 836
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