Github_以太网开源项目verilog-ethernet代码阅读与移植(一)

最新推荐文章于 2024-11-06 13:46:15 发布
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分类专栏： Github开源项目学习与移植 文章标签： 计算机网络 fpga开发
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本文链接：https://blog.youkuaiyun.com/sinat_25428663/article/details/142185738
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最近在做以太网方面的开发工作，在Github中发现一个优秀的Verilog以太网项目，670+ star，整个项目实现了UDP协议栈，代码质量很高，且独立实现了axis fifio等基本功能模块，每一个模块都有独立的仿真文件，仿真采用cocotb和myhdl平台，使用python来编写测试文件， 使用iverilog来进行编译，用gtkwave来查看波形，值得阅读与学习，项目链接如下：
https://github.com/alexforencich/verilog-ethernet
此外该开发者还有其他的如PCIE，NIC项目，其首页链接如下：
https://github.com/alexforencich
很敬佩该开发者能够有精力和时间来维护这么优秀的开源项目。
整个项目文件如下：
在这里插入图片描述
在example中有如下目录文件
在这里插入图片描述
以上为该以太网项目在各开发板上的具体实现，DE2-115为友晶的开发板，采用Cyclone E FPGA芯片，Arty为Xilinx FPGA开发板，使用A7 FPGA芯片等等。这些示例，需要使用对应文件中的makefile文件进行编译来生成工程文件，现在不做介绍。
下面看到lib文件夹

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Github_以太网开源项目verilog-ethernet代码阅读与移植(六)
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10-09 1356
其中dd表示数据信号在FPGA与下游器件（这里是PHY芯片）之间PCB走线延时，cd_altr表示从Oscillator发出的时钟信号到FPGA之间的PCB走线延时，cd_ext表示从Oscillator发出的时钟信号到下游芯片之间的PCB走线延时，tsu_ext是下游器件接收数据时的建立时间。在（五）中介绍了Github开源项目verilog-ethernet移植过程中的数据跨时钟域传输，以太网数据传输过程和网络层数据传输，现在介绍传输层数据传输，时钟模块，复位模块，时序约束，板级验证等内容。
Github_以太网开源项目verilog-ethernet代码阅读与移植(五)
sinat_25428663的博客
09-29 1491
对于MII接口，tx_clk和rx_clk均由PHY芯片提供，且为25MHz，上层模块传输数据的时钟可能并不是25MHz，这就有跨时钟域的问题，解决数据跨时钟传输一般的解决方法是使用fifo，verilog-ethernet项目中使用的模块是axis_async_fifo_adapter.v。下面查看mii_tx有关的信号。可以看到，有两个类似的模块，其中axis_async_fifo.v的输入和输出数据是等位宽，而axis_async_fifo_adapter.v模块的输入和输出数据位宽可以不等。
Github_以太网开源项目verilog-ethernet代码阅读与移植(四)
sinat_25428663的博客
09-26 990
与以太网相关的模块结构图整理如下，该图以数据流向为画图依据，有的信号和模块没有画出，并不是与实际模块一一对应，这里需要注意。在发送方向，将udp有效数据向下一层一层封装，最后通过PHY发送。在前面的系列分享中介绍了Github开源项目verilog-ethernet的基本信息以及构建工程的方法，现在开始介绍简单的移植过程与关键代码阅读，该过程不会一蹴而就，会分为多篇来介绍，会涉及以太网相关的知识。整个工程，分为pll模块，复位模块，按键消抖模块，以及fpga core模块，进入 fpga core 模块。
Github_以太网开源项目verilog-ethernet代码阅读与移植(七)——仿真环境使用
sinat_25428663的博客
10-09 452
开源项目verilog-ethernet中的一些测试文件使用了cocotb平台和myhdl平台，如果需要使用这些仿真测试用例，需要安装这两个平台，现在将搭建好的平台虚拟机进行分享，文末有链接。可以看到tb文件夹下有很多.py文件，其中以test开头的是仿真文件，例如，test_eth_mac_1g.py就是eth_mac_1g.v模块的仿真文件，运行该仿真文件，如下。链接： https://pan.baidu.com/share/init?如果是第一次打开虚拟机，需要在弹窗中选择我已移动该虚拟机。
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