Github_以太网开源项目verilog-ethernet代码阅读与移植(五)

实验背景
在（四）中介绍了Github开源项目verilog-ethernet的移植思路，以及对MII接口和数据链路层等功能的仿真，下面介绍数据的跨时钟域传输，以太网数据传输过程和网络层数据传输相关的移植。
实验内容
数据的跨时钟域传输处理，以太网数据传输过程和网络层数据传输模块介绍与仿真。
实验步骤
对于MII接口，tx_clk和rx_clk均由PHY芯片提供，且为25MHz，上层模块传输数据的时钟可能并不是25MHz，这就有跨时钟域的问题，解决数据跨时钟传输一般的解决方法是使用fifo，verilog-ethernet项目中使用的模块是axis_async_fifo_adapter.v。文件如下：

可以看到，有两个类似的模块，其中axis_async_fifo.v的输入和输出数据是等位宽，而axis_async_fifo_adapter.v模块的输入和输出数据位宽可以不等。
上层模块将数据输入到axis_async_fifo_adapter模块中进行跨时钟时钟处理后，再输出到eth_mac_mii模块中。对应的顶层模块如下：

RTL视图如下：

该模块端口分为axis_in, axis_out和mii接口，如下：

对该模块进行仿真，测试模块代码片段如下：

在参数设置中，设置位宽都为8，使能TX（RX）_FRAME_FIFO模式，这个模式的功能是，当axis上数据传输结束后，就开始将fifo中的数据发送出去。