Github_以太网开源项目verilog-ethernet代码阅读与移植(二)

已于 2024-09-12 21:26:34 修改
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分类专栏： Github开源项目学习与移植 文章标签： fpga开发 计算机网络
于 2024-09-12 21:23:38 首次发布
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版权

实验背景
在《Github_以太网开源项目verilog-ethernet代码阅读与移植(一)》中简要介绍了verilog-ethernet开源项目的目录构造等基本信息，下面介绍如何使用与移植步骤。
实验内容
verilog-ethernet项目的使用与移植准备工作
实验步骤
打开项目的中README.md文件
在这里插入图片描述
内容如下：
在这里插入图片描述
信息显示该项目在以下板子上验证过，包括Intel 和Xilinx的FPGA芯片和SoC芯片。
在这里插入图片描述
下面是各模块信息与名称：
在这里插入图片描述源文件信息：
在这里插入图片描述
AXI Stream 协议时序
在这里插入图片描述
测试需要的平台支持

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Github_以太网开源项目verilog-ethernet代码阅读与移植(一)
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09-12 828
以上为该以太网项目在各开发板上的具体实现，DE2-115为友晶的开发板，采用Cyclone E FPGA芯片，Arty为Xilinx FPGA开发板，使用A7 FPGA芯片等等。在tb文件夹下有python编写的测试文件和对应模块的顶层文件。先看一下一个基本功能模块的axis_fifo模块的仿真过程，在ubuntu中安装要求的工具，进入lib->axis->tb文件夹。返回主目录，在rtl文件夹有以太网各模块，包括udp层，ip层，mac层，mii接口，gmii接口，rgmii接口等。
verilog-ethernet:用于FPGA实现的Verilog以太网组件
04-29
Verilog以太网组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 以太网相关组件的集合，用于千兆位，10G和25G数据包处理（8位和64位数据路径）。 包括用于处理以太网帧以及IP，UDP和ARP的模块，以及用于构建完整UDP / IP堆栈的组件。 包括用于千兆位和10G / 25G的MAC模块，一个10G / 25G PCS / PMA PHY模块以及一个10G / 25G组合MAC / PCS / PMA模块。 包括各种与PTP相关的组件，用于实施需要精确时间同步的系统。 还包括利用完整cocotb测试平台。 仅对于IP和ARP支持，请使用ip_complete（1G）或ip_complete_64（10G / 25G）。 要获得UDP，IP和ARP支持，请使用udp_complete（1G）或udp_complete_64（10G / 25G
ethernet的VERILOG实现
06-27
ethernet的VERILOG实现，包含RTL级的Verilog描述，附带详细帮助文档
探秘 Verilog-Ethernet：构建自己的以太网解决方案
gitblog_00083的博客
03-24 858
探秘 Verilog-Ethernet：构建自己的以太网解决方案 项目地址:https://gitcode.com/gh_mirrors/ve/verilog-ethernet 该项目，，是一个开源的硬件描述语言（HDL）库，提供了一套完整的以太网协议实现，旨在帮助开发者在FPGA和ASIC中集成以太网功能。通过使用Verilog，这个项目为数字逻辑设计者提供了一个灵活且可自定义的平台，让他们能够...
很全的Verilog Ethernet Components(包括G和10G两种)及testBench
09-17
用Verilog实现GB和10GB的IP UDP ARP封包，并给出了testBench。压缩包内共计90个verilog文件，注释较丰富。 TOP文件： IP : ip_complete.v (1G) 或 ip_complete_64.v (10G); UDP：udp_complete.v (1G) 或 udp_complete_64.v (10G).
Github_以太网开源项目verilog-ethernet代码阅读与移植(六)
sinat_25428663的博客
10-09 1356
其中dd表示数据信号在FPGA与下游器件（这里是PHY芯片）之间PCB走线延时，cd_altr表示从Oscillator发出的时钟信号到FPGA之间的PCB走线延时，cd_ext表示从Oscillator发出的时钟信号到下游芯片之间的PCB走线延时，tsu_ext是下游器件接收数据时的建立时间。在（五）中介绍了Github开源项目verilog-ethernet移植过程中的数据跨时钟域传输，以太网数据传输过程和网络层数据传输，现在介绍传输层数据传输，时钟模块，复位模块，时序约束，板级验证等内容。
Github_以太网开源项目verilog-ethernet代码阅读与移植(五)
sinat_25428663的博客
09-29 1491
对于MII接口，tx_clk和rx_clk均由PHY芯片提供，且为25MHz，上层模块传输数据的时钟可能并不是25MHz，这就有跨时钟域的问题，解决数据跨时钟传输一般的解决方法是使用fifo，verilog-ethernet项目中使用的模块是axis_async_fifo_adapter.v。下面查看mii_tx有关的信号。可以看到，有两个类似的模块，其中axis_async_fifo.v的输入和输出数据是等位宽，而axis_async_fifo_adapter.v模块的输入和输出数据位宽可以不等。
Github_以太网开源项目verilog-ethernet代码阅读与移植(四)
sinat_25428663的博客
09-26 990
与以太网相关的模块结构图整理如下，该图以数据流向为画图依据，有的信号和模块没有画出，并不是与实际模块一一对应，这里需要注意。在发送方向，将udp有效数据向下一层一层封装，最后通过PHY发送。在前面的系列分享中介绍了Github开源项目verilog-ethernet的基本信息以及构建工程的方法，现在开始介绍简单的移植过程与关键代码阅读，该过程不会一蹴而就，会分为多篇来介绍，会涉及以太网相关的知识。整个工程，分为pll模块，复位模块，按键消抖模块，以及fpga core模块，进入 fpga core 模块。
Github_以太网开源项目verilog-ethernet代码阅读与移植(七)——仿真环境使用
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sinat_25428663的博客
10-09 452
开源项目verilog-ethernet中的一些测试文件使用了cocotb平台和myhdl平台，如果需要使用这些仿真测试用例，需要安装这两个平台，现在将搭建好的平台虚拟机进行分享，文末有链接。可以看到tb文件夹下有很多.py文件，其中以test开头的是仿真文件，例如，test_eth_mac_1g.py就是eth_mac_1g.v模块的仿真文件，运行该仿真文件，如下。链接： https://pan.baidu.com/share/init?如果是第一次打开虚拟机，需要在弹窗中选择我已移动该虚拟机。
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基于verilog代码实现fpga ethernet接口
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从零开始 verilog 以太网交换机（七）总结与展望
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本专题从开始至今已半年，博主也是第一次更新完整的专题，对网络方面也还是懵懂无知阶段，有很多地方做的不足，还请各位多多担待。开展本专题的初衷是希望给广大学子们多一些练手的项目，在面试时有更广泛的技术背景，但是在过程中发现很多同行也挺敢兴趣。为此，将在此专题的基础之上，进一步推出v2版本，目前已初步完成的架构设想。v2版本会增加更多feature，更贴合市场的功能实现，也将更有难度，会在接下来的半年~一年的时间完成。
Verilog Ethernet 开源项目教程
gitblog_00624的博客
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Verilog Ethernet 开源项目教程 项目地址:https://gitcode.com/gh_mirrors/ve/verilog-ethernet 项目介绍 Verilog Ethernet 是一个开源的硬件描述语言（HDL）库，提供了一套完整的以太网协议实现。该项目旨在帮助开发者在FPGA和ASIC中集成以太网功能。通过使用Verilog，这个项目为数字逻辑设计者提供了一个灵活且可自...
一份EtherCAT主站的FPGA Verilog代码ethercat 主站 FPGA verilog 代码
jViQHtDv的博客
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因此，在编写EtherCAT主站FPGA Verilog代码时，需要考虑各种情况的处理，保证代码的稳定性和可靠性。随着工业自动化的发展和需求的变化，控制器需要不断地进行功能升级和性能优化。总之，EtherCAT主站的FPGA Verilog代码的编写是一项非常重要的任务，需要充分考虑各种因素并进行合理的设计和实现。只有在编写了高质量的代码之后，才能保证EtherCAT控制器的良好性能和稳定性，推动工业自动化的不断发展。在EtherCAT控制器中，主站的FPGA Verilog代码的编写是至关重要的。
【程序】Altera FPGA Verilog使用三速以太网IP核（Triple-Speed Ethernet）读写MDIO寄存器，并接收以太网数据包
ZLK1214的专栏
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【开发板】 开发板型号：小梅哥AC620 FPGA型号：EP4CE10F17C8N PHY芯片型号：RTL8201CP（MII接口，百兆以太网PHY芯片） 【时序分析】 读写三速以太网IP核本身的0x02号寄存器的时序： PHY芯片MII接口输出收到的以太网数据包： 三速以太网IP核Avalon Streaming接口输出收到的以太网数据包： 【程序代码】 `include "includes/StringManipulator.v" module main( in
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