[HDLBits]Count10

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module top_module (
    input clk,
    input reset,        // Synchronous active-high reset
    output [3:0] q);
    always @(posedge clk) begin
        if (reset) begin
            q <= 4'b0000;
        end
        else begin
            if (q < 4'b1001) begin
            q <= q+1;
            end
            else 
                q <= 0;
        end
    end
endmodule