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RSS订阅原创 [HDLBits] Build a circuit from a simulation waveform
input clk,input a,output q );q <=!a;input a,output p,output q );q <= p;if (clock)p <= a;elsep <= p;endendmoduleinput clk,input a,if (a)q <= 4'd4;else beginif(q < 6)q <= q+1;elseq <= 0;endend。
2024-12-16 06:00:00
703
原创 [HDLBits]
input a,input b,input c,input d,output q );//// Fix meendmodule。
2024-12-14 08:00:00
202
原创 [HDLBits]Sim/circuit2
input a,input b,input c,input d,output q );//assign q =!(a^b^c^d);// Fix meendmodule。
2024-12-13 08:30:00
324
原创 [HDLBits]Sim/circuit3
input a,input b,input c,input d,output q );//// Fix meendmodule。
2024-12-12 13:15:00
118
原创 [HDLBits]Bugs case
本题需要注意的就是在 code==8‘h45 的时候也是有正确按键的，需要valid保持高电平，需要加入if条件中。
2024-12-11 07:45:00
344
原创 [HDLBits]Bugs nand3
且要加取反不可以直接 andgate inst1 ( .a(a), .b(b), .c(c),.d(1),.e(1) ,.out(!位置例化需要按照顺序来写，名称例化更为精准。输出不能做逻辑，输入可以加逻辑。
2024-11-30 08:00:00
148
原创 [HDLBits]Count10
input clk,endelse beginq <= q+1;endelseq <= 0;endendendmodule。
2024-11-27 11:12:42
214
原创 CMake Error: The source directory “*“ does not appear to contain CMakeLists.txt.
安装CMake，可能你会遇到这个错误。
2024-07-18 08:30:00
4883
原创 Cadence-allegro17.4-orcad：Footprint is missing...
经过以上两个步骤的检查，基本就可以解决该类问题。
2024-05-31 08:55:22
2410
原创 Scaled value has been rounded off.
放置器件时报错信息：Scaled value has been rounded off.
2024-05-30 19:38:46
973
原创 allegro16.6中出现的问题之：OUT of data shapes
在PCB设计软件Cadence Allegro中，“Dynamic shapes out of date”错误通常指的是动态铺铜区域没有正确更新，与当前设计的状态不匹配。这是因为铺铜区域（通常是敷铜填充层）在设计修改后未能自动调整。
2024-04-22 15:16:17
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原创 除了网站打不开，别的上网功能（QQ ...）都可以？
本地DNS服务器如果也无法解析，就会根据设置（是否使用转发器）向上级或根DNS服务器查询，直到找到目标域名对应的IP地址，并返回给用户。DNS还可以提供其他类型的记录，如NS记录（指定哪些服务器负责管理某个域名空间），MX记录（指定哪些服务器负责接收某个域名的邮件），CNAME记录（指定某个域名的别名），TXT记录（提供任意文本信息）等。DNS的作用就是将人类可读的域名解析为对应的IP地址，从而使设备能够相互通信和访问互联网上的各种服务和资源。查看以太网的属性，大部分用的是IPv4，所以这里双击。
2023-10-28 10:27:34
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空空如也
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