MIPI 打怪升级之D-PHY篇

前言

前言出处：优快云 爱洋葱
MIPI 接口广泛用于摄像头和显示器件；PHY 属于 MIPI 接口的最底层部分，也就是物理层，直接涉及到物理连线，信号传输等等。
MIPI 多媒体部分的 PHY主要分为了 3 种：

• D-PHY
• C-PHY
• M-PHY
  

可以在 MIPI 的官方网站上去搜索这些 PHY 的 Specification；需要额外说一下的是，D-PHY 最先出来，现在用得很多，传输速度快；M-PHY 再出来，速度最快，但是与 D-PHY 不兼容，而且受限于其他器件的发展，如此高的带宽，暂时用不上；最后出来的是 C-PHY，没有时钟信号，靠 pin 脚的编码来区分数据信号。

Note：C-PHY 和 D-PHY 的 C 和 D，不是 Camera 和 Display 的简写，只是 PHY 的命名；D-PHY
可以接 CSI 成为摄像头端的 PHY，也可以用在 DSI，作为 Display 的 PHY；C-PHY 也一样。

本篇介绍的是 D-PHY，在 MIPI 的官网上可以看到 D-PHY 其实也分了很多的版本，也就是说，现在 MIPI 联盟中，发展了几个 PHY 的标准，而这几个 PHY 的标准又各自有不同的版本。具体如下：

多说两句，D-PHY 中的这个 D，在罗马数字中代表了 “500”，那么 D-PHY 含义就是 500-PHY，也就是这个这个 PHY 最初设计是跑 500MHz，由于是 DDR 的时钟，所以理论上就是 1Gbps/per Lane 的速率；

1 D-PHY 简述

D-PHY 描述了一种源同步、高速、低功耗、低成本的 PHY。D-PHY 规范主要用于将相机和显示应用程序连接到主机处理器。和大部分总线一样也分Master-Slave端，且由于链路两侧之间的主从关系，链路的操作和可用数据速率是不对称的。这种不对称设计也降低了链路的复杂性。同时双向、半双工操作等一些特性是可选的，具有很大的灵活性。
D-PHY 在 Master 和 Slave 之间提供同步连接。一个基本的 PHY 配置由一个时钟信号（Clock Lane） + 一个或多个数据信号(Data Lane)组成。

• Clock Lane是单向的，由Master端发向Slave端。
• Data Lane 可以是单向或双向

对于半双工操作，反向带宽是正向带宽的四分之一。

D-PHY包含两种模式：

1. High-Speed Mode——主要用于高速数据传输
2. Low-Power Mode——主要用于控制，但还有其他可选用例。

在高速模式下，每条通道都在两侧端接，并由低摆幅、差分信号驱动，一般为200 mV。高速单条Data Lane的速率上限一般为2.5Gbps。
在低功耗模式下，所有电线均以单端和非端接方式运行。出于 EMI 的原因，该模式的驱动器应受压摆率控制和电流限制，其电压一般为1.2V。低功耗模式下的最大数据速率为 10 Mbps。

2 D-PHY硬件结构

2.1 Lane模型

一个 D-PHY 包含一个时钟通道模块和一个或多个数据通道模块。这些 D-PHY 通道模块中的每一个都通过两条线路与通道互连另一侧的互补部分进行通信。一个通用的 D-PHY 包含了 LP-TX、LP-RX、HS-TX、HS-RX、LP-CD，最后对外的接口是 Dp 和 Dn(差分信号)。
其中HS-TX、HS-RX 即为High-Speed模式，该模式下Dp和Dn为差分信号，使能端接。
其中LP-TX、LP-RX、LP-CD 即为Low-Power 模式，该模式下Dp和Dn则非差分信号，也关闭端接。

D-PHY至少由一条Clock Lane和一条Data Lane组成。

值得一说的是，Master需要一个 PLL 时钟乘法器来生成高频时钟。D-PHY 规范使用架构模型，其中 PHY 外部的单独时钟乘法器单元为 PHY 生成所需的高频时钟信号，该时钟由开发者决定。
则硬件框图如下所示：

2.2 D-PHY Lane State

Data Lane多种模式下，具有不同的行为，那这些行为是如何定义的，即如何进入HS模式，如何进入LP模式，又如何进入Escape Mode下的多种模式。这些都是通过Spec规定好的状态来决定的。如下图：

Note: HS：是 High-Speed 的简写 LP：是 Low-Power 的简写