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RSS订阅原创 MIPI 详解：XAPP894 D-PHY Solutions
移动工业处理器接口（MIPI）是由 MIPI 联盟提出的一种串行通信接口规范。FPGA MIPI 实现为摄像机和显示器提供了标准的连接介质，称为摄像机串行接口（CSI）或显示串行接口（DSI）。两个接口标准都使用称为 D-PHY 的 PHY 规范。D-PHY 规范为移动设备内部组件之间的通信互连提供了灵活、低成本、高速的串行接口解决方案。FPGA 还没有能够本地支持 D-PHY 的 I/O。
2025-03-21 10:42:23
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原创 MIPI 详解：DCS
MIPI DCS（Mobile Industry Processor Interface Display Command Set）是一种专为显示设备设计的命令集，它是 MIPI 协议族的一部分，主要用于控制显示设备的配置和数据传输。DCS 提供了一系列标准化的命令，使得主机（Host）能够通过这些命令与显示模块（Display Module）进行通信，配置显示参数，发送像素数据，以及读取显示模块的状态和数据。MIPI DCS 定义了多种命令，用于不同的显示模块架构和功耗模式。
2025-03-17 16:47:46
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原创 MIPI 详解：DSI
DSI（显示串行接口）规范定义了主机处理器和外围设备之间的协议，这些设备遵循 MIPI 联盟的移动设备接口规范。DSI 指定了主机处理器和外围设备（如显示模块）之间的接口。它以现有的 MIPI 联盟规范为基础，采用 DPI-2、DBI2 和 DCS 标准中规定的像素格式和命令集。图 1 显示了一个简化的 DSI 接口。从概念上看，兼容 DSI 的接口与基于 DPI-2 和 DPI-2 标准的接口或类似的并行显示接口执行相同的功能。它向外设发送像素或命令，并可以从外设读取状态或像素信息。
2025-03-06 16:21:24
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原创 Quartus 软件报错：Error (13452): module “altera_pll_reconfig_top“ has no parameter named “WAIT_FOR_LOCK“
软件版本：Quartus Pro Prime 22.3。
2025-02-19 19:53:42
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原创 以太网详解（八）传输层协议：TCP/UDP 协议
OSI网络层是通过 “逐节点”（Hop-by-Hop）实现源主机到目的主机间网络协议数据单元（Internet 中的 IP）的 “端到端” 传输的。即使网络层在节点间提供服务确认，仍不能保障 “端到端” 可靠传输（如果中间节点对收到的数据确认后，在前传前出现节点故障）。网络层地址仅能标识网络设备或端系统的网络端口，不能作为标识系统内部的多个应用进程（用户平台的应用进程或信控管理平台的特殊应用进程）的标识符，因此需要应用进程传输层标识符（TSAP）；在 Internet 中称为 “端口号”。
2025-02-17 11:39:10
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原创 AN 433：源同步接口的约束与分析
源同步接口用于高速数据传输。DDR 内存、HyperTransport 总线和 SPI-4.2 标准都使用源同步接口。约束源同步接口可能很复杂。Synopsys 设计约束（SDC）格式为正确的分析提供了必要的细节和精度。在阅读本应用程序说明之前，请先熟悉 SDC 格式和 TimeQuest （现在叫 Timing Analyzer）时序分析工具。您可以使用 Quartus 软件安装附带的脚本来指导您完成为源同步接口创建约束的过程。
2025-02-13 16:41:26
1943
原创 MIPI 详解：D-PHY
该规范为移动设备内部组件之间的通信互连提供了灵活、低成本、高速的串行接口解决方案。传统上，由于 EMI 的原因，这些接口是 CMOS 并行总线，具有低比特率。D-PHY 解决方案可以为更高级的应用程序显著扩展接口带宽。D-PHY 解决方案可以以非常低的功耗实现。D-PHY 描述了一种源同步、高速、低功耗、低成本的 PHY，特别适合于移动应用。该 D-PHY 规范主要用于将摄像机和显示器连接到主机处理器。当然，它也可以应用于许多其他应用程序。
2025-02-12 16:24:27
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原创 以太网详解（七）网络层协议概述
常见网络层协议IP（Internet Protocol）：是互联网中最基本的协议，用于在网络中传输数据包。IP 协议定义了数据包的格式、寻址方式和路由选择等信息，是整个互联网的基础。ICMP（Internet Control Message Protocol）：用于在 IP 网络中传递控制消息和错误信息。ICMP 通常用于网络设备之间的通信，如路由器和主机之间的通信，以及用于检测网络连通性和故障诊断。
2025-02-11 18:02:30
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原创 MIPI 详解：C-PHY
本文档描述了一种高速串行接口 C-PHY，它可以在带宽有限的通道上提供高吞吐量，用于连接外设，包括显示器和摄像机。C-PHY 基于三相符号编码技术，通过三线三联传输每个符号 2.28 比特，目标是 2.5Gsymbols/s。C-PHY 与 D-PHY 有许多共同的特性；C-PHY 的许多部分改编自 D-PHY。C-PHY 被设计成能够与 D-PHY 共存于同一 IC 引脚上，从而可以开发双模器件。C-PHY 描述了一种高速、高效的 PHY，特别适用于信道速率限制的移动应用程序。
2025-02-11 16:43:07
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原创 MIPI 详解：MIPI C-PHY / D-PHY 子系统的区别
MIPI C-PHY 于 2014 年 10 月问世。这款新的 C-PHY 与 MIPI D-PHY 和 M-PHY 相比如何？C-PHY 的区别是什么？它是否与 D-PHY 足够兼容，以便两者可以在混合子系统中共存？本文将对 D-PHY 和 C-PHY 架构进行高层次的概述，强调其异同，确定每种 PHY 的优缺点，并深入了解实现 C-PHY 时遇到的一些挑战。总之，MIPI C-PHY 是一种更复杂、更强大和更高效的 PHY，而 C-PHY/D-PHY 组合在所有方面都更是如此。
2025-02-10 15:31:31
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原创 MIPI 详解：MIPI 概述
MIPI全称 Mobile Industry Processor Interface，即移动产业处理器接口。MIPI 联盟最初成立的目的是设计一套核心标准方法，使移动设备制造商能够从不同的供应商处采购组件，更好地优化其设计的性能，并加快将其产品交付给最终用户。该组织成立于 2003 年，正值移动行业发展的关键时刻。当时，供应商预见到智能多媒体手机市场将充满活力，但基本接口技术的碎片化阻碍了产品设计和开发。
2025-02-10 14:07:32
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原创 以太网详解（六）OSI 七层模型
TCP/IP 四层模型是目前被广泛采用的一种模型，由以下 4 层组成：应用层、传输层、网络层、网络接口层（Data Link + Physical）。ISO 于 1984 年创建并发布了 OSI 参考模型，为供应商提供了一套标准，以确保各种类型的网络技术之间更好的兼容性和互操作性。OSI 模型的七层是应用层、表示层、会话层、传输层、网络层、数据链路层和物理层。OSI 参考模型降低了复杂性，标准化了接口，促进了模块化工程，确保了技术的互操作性，加速了发展，简化了教与学。
2025-01-26 17:04:53
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原创 Avalon 接口规范
Avalon 接口允许您轻松连接英特尔 FPGA 中的组件，从而简化系统设计。Avalon 接口家族定义了适合流高速数据、读写寄存器和存储器以及控制片外设备的接口。Platform Designer 中可用的组件包含这些标准接口。此外，您可以在自定义组件中合并 Avalon 接口，从而增强设计的互连操作性。：一种支持单向数据流的接口，包括多路复用数据流、数据包和 DSP 数据。：一种基于地址的读/写接口，典型的 Host-Agent 连接。
2025-01-24 14:37:56
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原创 以太网详解（五）GMII、RGMII、SGMII 接口时序约束（Quartus 平台）
由于大多数信号进入芯片内部都是需要和芯片内部进行数据传递的，所以必须通过约束inputdelay和outputdelay的方式告诉工具此处的timing信息，这样才能保证输入的信号能够被芯片内部正确的采样，从而保证芯片工作正常。如上图所示，如果在设计上没有对dina，douta的数据进行约束，那么STA工具并不能够得到由外部寄存器经过组合逻辑到达rega的时间，同时也不知道dina信号和输入的clk是什么关系（如果有多个时钟，到底和哪个时钟是有关的？
2025-01-17 20:18:49
2840
3
原创 Clifford E. Cummings 论文详解（五）Synchronous Resets? Asynchronous Resets? I am so confused!
本文将研究同步复位和异步复位的优缺点。将探讨每种类型复位的使用情况，然后给出每种类型复位的正确使用建议。本文还将详细介绍一种有趣的同步技术，使用数字校准来同步多个 ASIC 设计上的复位。使用异步复位是保证可靠的复位断言的最可靠的方法。尽管异步复位是一种安全可靠的复位电路的方法，但是如果操作不当，释放异步复位可能会导致严重的问题。使用异步复位进行设计的正确方法是添加复位同步释放逻辑，以允许设计的异步复位，并确保同步复位释放，以允许正常设计功能的安全恢复。
2025-01-15 20:15:14
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原创 Verilog 操作符
一个很有意思的地方是，如果条件值不确定，且 true_value 和 false_value 不相等，则输出不确定值。其意思是：if condition is TRUE, then LHS = true_expression, else LHS = false_expression。若 sel 为 1 则 out = b。如果 sel 为 x 或 z，若 a = b = 0，则 out = 0；例如：assign out = (sel == 0)?= 赋值操作符，将等式右边表达式的值拷贝到左边。
2025-01-15 14:31:42
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原创 串行总线详解 I2C（IIC）
最初，I2C总线规范由PhilipsSemiconductors编写。这家公司后来成为NXPSemiconductors。在NXP网站上可以查看最近的I²C总线规范，NXP文档7.0版，UM10204。NXP应用说明AN10216-01“I2C手册”非常有用。I2C总线由Philips在80年代初设计，允许位于同一电路板上的组件之间简单通信。I2C这个名字翻译为“InterIC”。有时总线称为IIC或I²C总线。
2025-01-14 18:15:18
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原创 V-By-One（VBO）详解
V-BY-ONE，即“Video by one”，意思是通过一根线来传输 LVDS 或 TTL 信号，它是由日本 THine 公司开发的一种替代 LVDS 的接口技术标准，专门面向图像传输。相对其他内部互联协议（PCIE，SATA）等，V-BY-ONE 具有低功耗和易用性等特点；单通道的传输速度达到 4Gbps，有效数据率为 3.2Gbps；它通过数据加扰和数据时钟恢复电路（CDR）方式，减少了 EMI；
2025-01-14 17:36:47
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原创 示波器使用技巧
示波器基本上是一种图形显示设备——它将电信号绘制成图形。在大多数应用中，该图显示了信号如何随时间变化:纵轴（Y）表示电压，横轴（X）表示时间。显示器的强度或亮度有时称为 Z 轴，如图所示。
2025-01-14 13:12:39
1217
原创 Clifford E. Cummings 论文详解（四）Correct Methods For Adding Delays To Verilog Behavioral Models
设计工程师经常构建带有行为延迟的 Verilog 模型。大多数硬件描述语言允许各种各样的延迟编码风格，但很少有允许的编码风格真正模拟实际的硬件延迟。一些最常见的延迟建模风格对真实硬件的表现非常糟糕。本文检查了常用的延迟建模样式，并指出哪些样式的行为像真实的硬件，哪些不。用于组合逻辑建模的最常见的行为 Verilog 编码风格之一是将延迟放置在 always 块中的阻塞赋值的左侧。这种编码风格是有缺陷的，因为它可以很容易地产生错误的输出值，或者可以在比模型规范允许的更短的时间内将输入传播到输出。
2025-01-12 22:08:55
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原创 Clifford E. Cummings 论文详解（三）RTL Coding Styles That Yield Simulation and Synthesis Mismatches
ASIC 和 FPGA 设计的全部内容就是将一个想法、一个规范转化为物理设计的工程任务。自上而下的设计方法要求将抽象的想法转化为可以实现和构建的物理形式。开发简洁、准确的设计需要了解 RTL 编码风格是如何综合的，以及哪些风格会导致问题。本文将讨论一些导致 RTL 和门级建模之间不匹配的 HDL 编码风格。基本前提是，任何编码风格，如果提供 HDL 仿真器有关设计的信息而不能传递给综合工具，都是糟糕的编码风格。此外，任何向综合工具提供信息而仿真器不可用的综合开关都是不好的。
2025-01-12 16:16:30
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原创 Verilog 延时控制
在 Verilog 中，延迟控制语句允许您指定某些操作在执行之前应该等待多长时间，这对于准确建模和仿真硬件行为至关重要。您可以将延迟控制分类为不同的类型，包括 # delays、wait 语句和事件控制。理解这些机制将增强您有效地设计和测试硬件模型的能力。让我们深入研究这些延迟控制结构，并探索它们如何提高 Verilog 设计的精度和功能。在 Verilog 中，延迟控制指定了数字设计中操作的时间和顺序。它通过模拟传播延迟和时序等时间方面，在精确建模数字电路行为方面起着至关重要的作用。
2025-01-03 17:18:04
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原创 Clifford E. Cummings 论文详解（二）Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!
在组合逻辑的 always 块中使用阻塞赋值在时序逻辑的 always 块中使用非阻塞赋值但是为什么呢？一般来说，答案与仿真有关。忽略上述准则仍然可以推断出正确的综合逻辑，但综合前仿真可能与综合电路的行为不匹配。要理解上述准则背后的原因，需要充分了解 Verilog 阻塞和非阻塞赋值的功能和调度。本文将详细介绍阻塞和非阻塞赋值的功能和调度。本文将使用以下缩写：RHS：等式右边的表达式或变量可以缩写为 RHS 方程，RHS 表达式或 RHS 变量。
2025-01-03 10:39:22
1410
原创 Clifford E. Cummings 论文详解（一）State Machine Coding Styles for Synthesis
Steve Golson 1994年的论文 State Machine Design Techniques for Verilog and VHDL 是一篇关于使用 Verilog、VHDL 和 Synopsys 工具进行状态机设计的优秀论文。Steve 的论文还提供了关于特定状态机类型起源的深入背景。本文 State Machine Coding Styles for Synthesis 详细介绍了对状态机设计的其他见解，包括编码风格方法和一些其他技巧。
2025-01-01 12:12:37
1178
原创 LVDS 详解
LVDS（Low Voltage Differential Signalin）是一种低摆幅差分信号技术。它使用输出电压摆幅非常低的信号（约 350mV）通过一对差分 PCB 走线或平衡电缆传输数据。它能以高达数千 Mbps 的速度传送串行数据。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低功耗都几乎不变。此外，由于 LVDS 以差分方式传送数据，所以不易受共模噪音影响。
2024-12-30 19:38:36
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原创 Quartus In-System Sources and Probes Editor 的使用说明
Quartus 提供了 In-System Sources and Probes Editor 调试工具，通过 JTAG 接口使用该工具可以驱动和采样内部节点的逻辑值。即通过 Sources 功能来驱动 FPGA 内部信号，通过 Probes 功能来探测内部节点的逻辑值。在系统设计还不完整的时候可以利用该工具模拟众多的输入激励。比如，可以通过该 IP 核来实时修改内部某些寄存器的值，而不用重新修改代码，再全编译，再下载调试。
2024-12-30 10:16:43
1049
原创 串行总线详解 UART
UART（Universal Asynchronous Receiver Transmitter）是最常用的设备对设备（串行）通信协议之一。它是 Arduino 板用来与计算机通信的协议。它允许异步串行通信，其中数据格式和传输速度是可配置的。它是最早的串行协议之一，尽管它在许多地方被 SPI 和 I2C 所取代，但它仍然广泛用于低速和低吞吐量应用，因为它非常简单，低成本且易于实现。
2024-12-27 19:35:01
2014
原创 Verilog 编译指令
ˋ符号说明一个编译指令这些编译指令使仿真编译器进行一些特殊的操作编译指令从出现时开始有效，直到被覆盖或使其失效。因此编译指令是全局的ˋresetall复位所有的编译指令为缺省值,应该在其它编译指令之前使用尽管编译指令是Verilog语言的一部分，但其作用取决于编译器，因此不同的仿真器中其作用可能不同。库单元分界定义文本宏和基于文本宏的转换ˋdefineˋundefˋifdefˋelseˋelsifˋifndefˋendif复合编译指令。
2024-12-25 15:07:16
1407
原创 以太网详解（四）GMII、RGMII、SGMII 接口 MAC 配置流程（Quartus 平台）
对于上图所示的示例，使用以下推荐的初始化序列。对于上图所示的示例，使用以下推荐的初始化序列。
2024-12-24 18:12:19
770
原创 FMC、FMC+ 详解
FPGA对I/O需求的变化适应性很强。在重新配置FPGA以实现新协议之后，只需更换物理I/O组件和连接器即可。除非I/O组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC)标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的，而不是FPGA。
2024-12-23 21:01:52
4590
原创 以太网详解（三）FPGA 以太网 IP 配置（Quartus 平台）
本文档主要介绍GRMII、RGMII、SGMII接口Quartus平台Triple-Speed Ethernet Intel FPGA IP的配置和注意事项。Quartus平台版本为Quartus Prime Pro 22.3。FPGA器件为Arria 10。硬件模式为1000BASE-T。
2024-12-20 15:25:16
1600
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原创 Quartus 手动布局 PLL 的位置和方法
注意，需要删掉|UDP|并且加上““，IOPLL_2L即你需要手动布局的PLL资源的位置，即FPGA 2L BANK。PLL资源在如下位置，最左边是高速收发器，中间是2BANK，右边是3BANK。右键 Locate Node/Locate in Chip Planner。然后在*.qsf文件中添加如下指令，注意不是*.sdc文件。重新编译后查看Chip Planner，确认是否正确布局。可以发现已经正确布局到2L BANK的PLL资源。选择需要手动布局location的PLL IP。
2024-12-19 18:48:04
290
原创 以太网详解（二）Marvell 88E1111 PHY 芯片配置
88E1111器件有三种应用场景：88E1111 Device used in Copper Application (RJ-45)、88E1111 Device used in Fiber Application (Fiber Optics)、88E1111 RGMII/GMII MAC to SGMII MAC Conversion (3-Speed SFP)。以下主要介绍第一种应用场景。如下图所示：【注】1000BASE-X表示千兆光纤接口，1000BASE-T表示千兆铜介质双绞线接口。
2024-12-19 17:11:08
2841
原创 Win10 下安装 WSL：Quartus Pro 版本安装 Nios eclipse
win10下，pro 19.3安装后，按照官网的给出的方法（https://www.intel.com/content/altera-www/global/en_us/index/support/support-resources/knowledge-base/tools/2019/why-does-the-nios–ii-not-installed-after-full-installation-of-t.html），安装Nios Eclips，过程正常，随后Eclipse启动正常。
2024-12-19 16:10:21
835
原创 以太网详解（一）GMII、RGMII、SGMII 接口介绍
SGMII (Serial Gigabit Media Independent Interface)，串行千兆媒体独立接口，是一种将千兆以太网（GbE）MAC（媒体访问控制）连接到物理层（PHY）芯片的标准，通常用于需要高速数据传输的网络应用，如以太网交换机、路由器和其他网络设备。对于所有速度模式，TX_CLK由MAC提供时钟源，而RX_CLK由PHY提供时钟源。CRS：Carrier Sense，载波侦测信号，不需要同步于参考时钟，只要有数据传输，CRS就有效，另外，CRS只在半双工模式下有效。
2024-12-19 14:31:25
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