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原创 RDIMM测试

the Stratix 10 DX FPGA Development Kit.Device target: 1SD280PT2F55E2VGS1 (ES Device)ACDS Release: Quartus Prime Pro 19.4参考文档：ug-s10-emi.pdf1、开发板配的是8GB RDIMM的测试工程，基于x8模式的2、这次测试使用的是32GB的RDIMM（MTA36ASF4G72PZ-2G6E1）3、使用BTS测试的时候，需要把电脑的杀毒软件关闭，不...

2022-03-20 11:33:51 641

原创 Intel Stratix10 Smart VID介绍以及使用

一、首先介绍下S10上的Smart VID，该VID是第二代smart VID。SmartVoltage ID，简称SmartVID，是一种电压缩放形式，即可自动控制电源芯片输出电压在0.8v-0.95v间。在使用VID的这种情况下，设备可在低于标称核心电压的情况下运行以节省电力，降低功耗，同时仍保持其指定速度等级的相同性能。其特点如下：1、允许器件工作在更低的VCC核电压下，同时保持性能不变2、器件集成了专用的硬核IP来管理VID 接口3、降低了器件的静态功耗和平均动态功耗4、要求外接的电源控制器

2020-12-28 11:36:16 2423

原创 Altera FPGA AES256加密

AES256加密操作指南由于一些场景需要对FPGA程序进行加密，目前常用的是使用AES256进行加密。下图就是对FPGA加密的一个流程框图。对于Intel FPGA有下面这些器件都支持AES加密，另外高端的S10,Agilex10这些也是支持的哈。密钥又分为易失性和非易失性两种。易失性密钥：是采用VBAT供电，密钥是存储在FPGA内部的ram里，一旦Vbat断电，密钥就丢失。非易失性密钥：该密钥是烧写到FPGA内部的FUSES里，属于OTP，一次性烧写。Tamper Protection M

2020-08-26 11:51:11 2844

原创 GitHUB上下载的project进行编译（以ADRV9009工程为列）

这里写自定义目录标题最近因为需要用到ADI的高速ADC，看了下官网说有对应的参考设计在github上，注册账号下载了github的工程，但是都是tcl脚本做的各种关联。不知道怎么弄，看了下github上的build方式，由于我是windows系统，所以，没有linux下方便。需要自己下载cygwin，修改环境变量等，尝试了下，可以生产bit文件，所以，就把步骤记录下来，有些操作是网上搜索到的，我只是记录下这个过程。本文以ADRV9009为例进行操作。https://github.com/analogde

2020-06-29 17:46:41 5564

原创 Intel Stratix10收发器时钟网络介绍

现在intel的中高端FPGA（A10,S10等）的高速收发都是采用的模块化的形式来组成的，这样更加的灵活。下图就是一个高速收发器的设计框图（包含了PHY, reset,PLL,MAC4个模块）。本文主要介绍下其中的PLL模块。1、参考时钟输入每个tile有8个专用参考时钟输入管脚，每个tile由4个bank组成，所以，每个bank有2个专用参考时钟输入管脚。各自对应BOTTOM和TOP的P...

2020-02-22 20:41:55 2233

原创 Intel Altera PCIE IP介绍

这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Ma...

2020-02-09 20:59:46 4920

原创 Arria 10上进行DDR3管脚分配

本文介绍下DDR3的管脚分配，FPGA型号:10AX027H4F34I3SG，DDR3型号：MT41J128M16JT-125，QuartusI Prime18.0由于FPGA里对DDR的管脚分配有一定的限制，比如要求DQ,DQS,DM在一个组，地址，命令在某些bank等，所以，最好使用Quartusii 软件进行管脚自动分配，分配完成后，如果不满意，再进行细微调整。一、先建一个工程，列化一个...

2019-03-30 23:16:20 6113 2

原创 Altera FPGA PCIE 例程仿真

由于刚开始学PCIE接口，所以按照官方给的例程进行仿真操作。下面主要介绍下仿真的具体步骤。该例子是采用Cyclone V器件进行仿真，PCIE为gen1X4 的。Quartus II 版本号为15.0。Modelsim为ModelsimSE-64 10.4 1、拷贝工程 首先新建一个文件夹用以存放工程例子，这里文件夹取名为pcie_de_gen1_x4_ast64 。 从Quartus ii...

2018-07-31 22:56:39 8752 1

转载 FPGA中同步复位，异步复位介绍

同步复位，异步复位介绍 以及异步复位同步释放 实现方式

2018-03-02 14:03:02 9150 1

转载 PLL与DLL锁相环介绍

一、PLL锁相环：Phase-Locked Loop 由鉴相器、环路滤波器和压控振荡器组成，鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除。形成压控振荡器（Vco）的控制电压Uc，Uc作用于压控振荡器的结果是把它的输出震荡频率fo拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。PLL并不是直接对晶振进行倍频...

2018-02-08 10:29:09 17178

翻译 Altera PLL IP核四种工作模式介绍

在例化PLL IP核时，有四种工作模式： 1、 标准模式 在标准模式下，PLL对GCLK网络所产生的延迟进行完全补偿。标准模式中的内部时钟是与输入时钟管脚相位对齐的。在此模式中，外部时钟输出管脚会产生相对于时钟输入管脚的相位延迟。因此，这种模式一般用于产生FPGA内部用时钟，但一般不将时钟输出给FPGA外部使用。 标准模式下PLL时钟之间的相位关系如下图所示。 2、源同步模式 如果

2018-02-07 15:00:24 8587

转载 SPDIF接口介绍

一、S/PDIF接口规范详解S/PDIF是sony和philips在80年代为一般家用器材所定制出来的一种数字讯号传输接口，基本上是以AES/EBU(也称AES3)专业用数字接口为参考然后做了一些小变动而成的家用版本。可以使用成本较低的硬件来实现数字讯号传输。为了定制一个统一的接口规格，现如今以IEC 60958标准规范来囊括取代AES/EBU与S/PDIF规范，而IEC 60958定义了三种

2018-02-06 13:48:53 76484 2

原创 I2S接口以及Verilog实现数据接收

I2S(Inter—IC Sound)总线，是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专门用于音频设备之间的音频数据传输。I2S总线有三条数据信号线： (1)BCLK：串行时钟，也叫位时钟，对应数字音频的每一位数据。 (2)WS：字段（声道）选择，用于选择左右声道。为“0”表示正在传输的是左声道的数据， 为“1”表示正在传输的是右声道的数据。 (3)SD:串行数

2018-02-02 15:13:40 10113

原创 SPI接口介绍

SPI接口的全称是”Serial Peripheral Interface”，即串行外围接口。SPI接口主要应用在EEPROM、FLASH、实时时钟、AD转换器，还有数字信号处理器和数字信号解码器之间。SPI接口是在CPU和外围低速器件之间进行同步串行数据传输，在主器件的移位脉冲下，数据按位传输，高位在前，低位在后，为全双工通信，数据传输速度总体来说比I2C总线要快，速度可达到几十Mbps。S

2018-02-01 15:15:04 7895

原创 Quartus ii调试工具之SignalProbe

下图是quartusii handbook 给出的6个片上调试工具，列出了各自的用途。 其中SignalProbe是Quartus ii提供的一个通过外部设备探测FPGA内部信号的一个工具，即把FPGA内部需要探测的信号连接到没有用到的IO管脚输出，这样在外部用示波器等工具就能观察到该信号的情况。相比于直接在工程中设置输出引脚，SignalProbe不会改变原有的设计，只是用了多余的引

2017-12-27 09:45:28 6377 4

原创 SignalTap II 之 Power-Up Trigger

Quartusii中Power-Up Trigger功能

2017-12-26 11:52:28 2894 1

原创 Quartus ii调试工具之In-System Sources and Probes Editor

Quartus ii调试工具In-System Sources and Probes Editor

2017-12-25 15:39:51 13048 5

原创 Quartusii 调试工具之In-System Memory Content Editor

Quartusii 调试工具In-System Memory Content Editor

2017-12-25 10:57:33 11270 7

原创 Cyclone V LAB &ALM结构

ALM：Adaptive Logic Modules 自适应逻辑块 LAB：Logic Array Blocks 逻辑阵列块 首先FPGA芯片主要由三部分组成，分别是： (1) IOE(input output element，输入输出单元) (2) LAB(logic array block，逻辑阵列块，对于Xilinx称之为可配置逻辑块CLB); (3) Interconnect(内...

2017-11-22 11:57:40 8469

原创 altera DCFIFO IP核 功能仿真

本文主要介绍用altera-modelsim 对altera的DCFIFO IP核进行功能仿真

2017-11-15 11:41:56 2797

翻译 altera内部 的 单口ram，双口ram介绍

Memory IP 核 下表是altera内嵌的几种memory IP核，以及它们的特点。 (1)单口ram：只有一组数据线和地址线，所以不能同时进行读写操作。即同一时刻要么读要么写。 (2)双口ram：分为 简单双口ram 和真双口ram 两种 简单双口ram：其实就是有一组读数据和读地址线，一组写数据和写地址线， 所以能同时进行读和写操作，但不能同时对同一地址进行读和写操作。...

2017-11-15 10:25:42 14608

转载 Testbench基本入门

fpga testbench基本入门

2017-11-14 13:52:19 13209 2

转载 如何解决fpga high fanout问题

fpga 高扇出优化方法 High Fanout

2017-11-14 11:20:11 3244

原创 Quartus ii 中工程存档（Archive project）及打开

Quartus ii 中进行工程存档（Archive project）以及打开存档工程

2017-11-13 17:04:03 23316 2

原创 Quartusii 中ddr2 IP核例化 调试

Cyclone iv ddr2 IP核例化

2017-10-27 11:31:19 12864 9

转载 FPGA仿真--前仿真和后仿真

FPGA 仿真

2017-10-27 10:34:55 6338

原创 modelsim进行功能仿真（不新建工程）

modelsim软件，通过work库进行功能仿真

2017-10-26 10:58:03 4845

原创 modelsim新建工程进行功能仿真

modelsim 新建工程 进行功能仿真。

2017-10-25 14:12:39 6025 1

原创 Quartusii 链接Altera-Modelsim进行功能仿真

Quartusii 中利用altera-modelsim 进行 RTL功能仿真

2017-10-24 11:01:44 20046 7

原创 MIPI D-PHY介绍

MIPI D-PHY 物理层

2017-10-19 15:46:29 16567 1

原创 MIPI DSI 接口协议介绍

MIPI DSI 协议

2017-10-18 09:36:13 34059 3

原创 TCL学习笔记之 列表命令

Tcl 命令 列表命令

2017-09-26 21:47:04 3096

原创 Cyclone v器件关键参数

cyclone v 参数

2017-08-22 10:43:35 3785 2

原创 FPGA时序约束之时钟约束(altera)

fpga 时钟约束 时序约束

2017-08-14 17:11:13 43463 3

原创 FPGA源同步输入时序约束（三）

fpga 源同步输入 时序例外 时序约束

2017-08-14 14:28:43 3053

原创 FPGA源同步输入时序约束（一）

fpga 源同步输入约束 时钟约束

2017-08-14 09:50:04 11631

原创 FPGA源同步输出时序约束（二）

fpga 源同步输出约束 最大最小延迟值计算 对应约束指令

2017-08-10 14:43:24 5408

原创 FPGA源同步输出时序约束（一）

源同步输出 fpga

2017-08-07 16:38:04 10224

原创 Cyclone IV 外接ddr2(一)

cyclone iv ddr2

2017-08-04 16:42:24 7245

原创 FPGA时序约束中常用公式推导

fpga 时序约束 公式

2017-07-25 15:57:11 2433

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