Circuits--Sequential--FSM--Q6b~Q2b

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#fpga开发 #笔记

1. Q6b

module top_module (
    input [3:1] y,
    input w,
    output Y2);
	
    assign Y2 = ((y==3'b001|y==3'b101)&~w)|((y==3'b001|y==3'b100|y==3'b101|y==3'b010)&w);

2.Q6c

module top_module (
    input [6:1] y,
    input w,
    output Y2,
    output Y4);
    
    assign Y2 = (y[1]) & ~w;
    assign Y4 = (y[2]&w)|(y[3]&w)|(y[5]&w)|(y[6]&w);

endmodule

3.Q6

module top_module (
    input clk,
    input reset,     // synchronous reset
    input w,
    output z);
    
    parameter A = 3'd0;
    parameter B = 3'd1;
    parameter C = 3'd2;
    parameter D = 3'd3;
    parameter E = 3'd4;
    parameter F = 3'd5;
    
    reg[2:0] state;
    reg[2:0] next_state;
    
    always@(*)
        begin
            case(state)
                A:
                    begin
                        if(w) next_state = A;
                        else  next_state = B;
                    end
                 B:
                    begin
                        if(w) next_state = D;
                        else  next_state = C;
                    end
                 C:
                    begin
                        if(w) next_state = D;
                        else  next_state = E;
                    end
                 D:
                    begin
                        if(w) next_state = A;
                        else  next_state = F;
                    end
                 E:
                    begin
                        if(w) next_state = D;
                        else  next_state = E;
                    end
                 F:
                    begin
                        if(w) next_state = D;
                        else  next_state = C;
                    end
            endcase
        end
    
    always@(posedge clk)
        begin
            if(reset)
                state = A;
            else
                state = next_state;
        end
    
    assign z = (state == E | state == F);

endmodule

4.Q2a_1

module top_module (
    input clk,
    input reset,     // synchronous reset
    input w,
    output z);
    
    parameter A = 3'd0;
    parameter B = 3'd1;
    parameter C = 3'd2;
    parameter D = 3'd3;
    parameter E = 3'd4;
    parameter F = 3'd5;
    
    reg[2:0] state;
    reg[2:0] next_state;
    
    always@(*)
        begin
            case(state)
                A:
                    begin
                        if(w) next_state = B;
                        else  next_state = A;
                    end
                 B:
                    begin
                        if(w) next_state = C;
                        else  next_state = D;
                    end
                 C:
                    begin
                        if(w) next_state = E;
                        else  next_state = D;
                    end
                 D:
                    begin
                        if(w) next_state = F;
                        else  next_state = A;
                    end
                 E:
                    begin
                        if(w) next_state = E;
                        else  next_state = D;
                    end
                 F:
                    begin
                        if(w) next_state = C;
                        else  next_state = D;
                    end
            endcase
        end
    
    always@(posedge clk)
        begin
            if(reset)
                state = A;
            else
                state = next_state;
        end
    
    assign z = (state == E | state == F);

endmodule

5.Q2b_1

module top_module (
    input [5:0] y,
    input w,
    output Y1,
    output Y3
);
    
    assign Y1 = (y[0]&w);
    assign Y3 = (y[1]&~w)|(y[2]&~w)|(y[4]&~w)|(y[5]&~w);
    

endmodule

6.Q2a_2

module top_module (
    input clk,
    input resetn,    // active-low synchronous reset
    input [3:1] r,   // request
    output [3:1] g   // grant
); 
    
    parameter A = 2'd0;
    parameter B = 2'd1;
    parameter C = 2'd2;
    parameter D = 2'd3;
    
    reg[1:0] state;
    reg[1:0] next_state;
  
    
    always@(*)
        begin
            case(state)
                A:
                    begin
                        
                        if(r[1])
                            next_state = B;
                        else if(r[2])
                            next_state = C;
                        else if(r[3])
                            next_state = D;
                        else
                            next_state = A;
                    end
               B:       next_state = r[1] ? B : A;
               C:       next_state = r[2] ? C : A;
               D:       next_state = r[3] ? D : A;
                default: next_state = A;
            endcase
        end
    
    always@(posedge clk)
        begin
            if(~resetn)
                state <= A;
            else
                state <= next_state;
        end
    
    assign g[1] = (state == B);
    assign g[2] = (state == C);
    assign g[3] = (state == D);
endmodule

7. Q2b_2

module top_module (
    input clk,
    input resetn,    // active-low synchronous reset
    input x,
    input y,
    output f,
    output g
); 
    
    parameter[3:0] S = 4'd0; 
    parameter[3:0] F = 4'd01; 
    parameter[3:0] XA = 4'd2; 
    parameter[3:0] XB = 4'd3; 
    parameter[3:0] XC = 4'd4;
    parameter[3:0] X1 = 4'd5;
    parameter[3:0] YA = 4'd6; 
    parameter[3:0] YB1 = 4'd7; 
    parameter[3:0] YB2 = 4'd8; 
    parameter[3:0] YC = 4'd9; 
    
    reg[3:0] state;
    reg[3:0] next_state;
    
    always@(*)
        begin
            case(state)
                S:
                    next_state = F;
                F:
                    next_state = XA;
                XA:
                    begin
                        if(x) next_state = XB;
                        else  next_state = XA;
                    end
                XB:
                    begin
                        if(x) next_state = XB;
                        else  next_state = XC;
                    end
                XC:
                    begin
                        if(x) next_state = X1;
                        else  next_state = XA;
                    end
                X1:
                    next_state = YA;
               
                YA:
                    begin
                        if(y) next_state = YB1;
                        else  next_state = YB2;
                    end
                YB2:
                    begin
                        if(y) next_state = YB1;
                        else  next_state = YC;
                    end
            endcase
        end
    
    always@(posedge clk)
        begin
            if(~resetn)
                state <= S;
            else
                state <= next_state;
        end
    
    assign f = (state == F);
    assign g = (state == X1)|(state == YA)|(state == YB1);
    
   

endmodule

【HDLbits刷题】有限状态机FSM(十一）：Q3a/b/c，Q6b\c\*,Q2b
m0_57488386的博客
11-07 433
观察可得，该时序图描述的是对输入不灵敏的，即输出仅与当前状态有关，有滞后性。可以设计一个计数器，再B状态时记录w， z的输出仅与计数器有关。这里设置4个状态代码参考了https://github.com/Shengrong-LSR/HDLBits-Solutions-Verilog/blob/master/3_Circuits/2_Sequential%20Logic/5_Finite%20State%20Machines/142_FSM.v，其重要注意对cnt的处理。
【hdlbits】个人学习交流分享（带答案）——finite state machines（FSM）
2301_82312663的博客
08-31 1509
有限状态机部分难度比较大，在这一部分我花了比其他另外四个部分都多的时间，几乎占了我刷整个hdlbits一半的时间，死了很多脑细胞，写的我头昏脑胀。一个是很多有些题目作者的表达并不好，项目要求描述的并不清楚，最准确的还是时序图，时序图是不会说谎的。另外一个就是这一部分对初学者难度确实更大，先要弄懂作者题目的需求，然后根据需求要做出正确的状态机设计和输出逻辑的设计，这部分代码长一些，状态机部分也是整个hdlbits的精华内容，所以这部分除了代码，我写的分析的内容也会多一些。
HDLBits学习记录3-Circuits_2(FSM+Larger Circuits)-详细整理版~
kotomi1219的博客
01-02 783
HDLBits学习记录3-Circuits 状态机+Building Larger Circuits部分 逐题解答
HDLbits---Circuits---Sequential Logic---Finite State Machines第四部分
weixin_50965981的博客
07-13 1828
【代码】HDLbits---Circuits---Sequential Logic---Finite State Machines第四部分。
HDLBits练习-有限状态机(FSM)（5）
weixin_43723684的博客
05-21 363
HDLBits练习 Circuits-Sequential Logic-Finite State Machines（5） 题25：Q3b: FSM module top_module ( input clk, input reset, // Synchronous reset input x, output z ); reg [2:0]state,next_state; always@(*)begin case(state)
HDLBits个人刷题详解合集15-Circuits-Sequential Logic-Finite State Machines2-HDBits题目分析
weixin_49100631的博客
01-09 329
HDLBits个人刷题详解合集15-Circuits-Sequential Logic-Finite State Machines2-HDBits题目分析
【verilog学习23】HDLBits：Circuits_Sequential Logic_Finite State Machines
weixin_48052679的博客
10-15 3252
2.提交结果 SuccessThis is a Moore state machine with two states, one input, and one output. Implement this state machine. Notice that the reset state is B.This exercise is the same as fsm1s, but using asynchronous reset. 本题引导我们用了个三段式的。 一段式：在一个时序电路完成所有工作。 两段式：时
HDLbits Circuits
Master_0_的博客
12-01 399
Circuits
verilog练习：hdlbits网站上的做题笔记（3）
杰之行的博客
01-29 2935
前言 之前的文章《如何学习verilog，如何快速入门？》中提到了verilog学习，推荐了一个可以练习的网站：hdlbits网站，那自己也玩玩这个网站。 这篇文章，是接着《verilog练习：hdlbits网站上的做题笔记（2）》写的！ 2.5 More Verilog Features 2.5.1 Conditional ternary operator（Conditional） 找出四个数中最小值，提示的是五行代码！ module top_module ( input [7:0
verilog练习：hdlbits网站上的做题笔记（1）
杰之行的博客
01-27 7826
前言 之前的文章《如何学习verilog，如何快速入门？》中提到了verilog学习，推荐了一个可以练习的网站：hdlbits网站，这篇文章打算自己玩玩这个网站。 1.Getting Started 1.1 Getting Started We want to assign 1 to the output one. module top_module( output one ); // Insert your code here assign one = 1'b1; endmodule
verilog练习：hdlbits网站上的做题笔记（6）
杰之行的博客
02-13 3811
前言 之前的文章《如何学习verilog，如何快速入门？》中提到了verilog学习，推荐了一个可以练习的网站：hdlbits网站，那自己也玩玩这个网站。 这篇文章，是接着《verilog练习：hdlbits网站上的做题笔记（5）》写的！ 3.2.5 Finite State Machines 3.2.5.1 Simple FSM 1 (asynchronous reset) This is a Moore state machine with two states, one input,
verilog练习：hdlbits网站上的做题笔记（2）
杰之行的博客
01-28 3747
前言 之前的文章《如何学习verilog，如何快速入门？》中提到了verilog学习，推荐了一个可以练习的网站：hdlbits网站，那自己也玩玩这个网站。 今天这篇文章，本来是接着昨天的《verilog练习：hdlbits网站上的做题笔记（1）》写的，结果快写完了，一刷新，全部没了,又重新来了一遍（手动狗头）！ 2.3 Modules: Hierarchy 2.3.1 Modules（Module） module top_module ( input a, input b, output ou
新能源知识库（151） RTDS和RT-LAB比较
竹君子之家
11-24 192
硬件核心：采用专用硬件架构，基于FPGA实现电力电子器件（如MMC子模块）的高精度仿真，其图形化建模软件RSCAD针对电力系统优化，元件库丰富。两者在MMC暂态仿真结果上基本相当，但RT-LAB的FPGA优化使其在高频开关器件仿真中更具细节表现力，而RTDS在电网级电磁暂态仿真中稳定性更优。RT-LAB在MMC-HVDC仿真中表现突出，国内南汇、舟山等轻型直流工程均采用其方案，性价比优势显著（相同子模块数下FPGA资源占用更低）。RTDS：无中国代理，售后响应可能滞后，硬件封闭性强，定制成本较高。
QSPI IP核 基本参数
Pual_Georg的博客
11-24 75
STARTUPEn 原语有⼀个专⽤时钟引脚，可⽤于为从存储器提供 SPI 时钟。这个选项主要用来设置FPGA的默认程序flash的时钟，可用于远程更新配置。高性能模式将使用 AXI4 代替 AXI4-Lite 接⼝，并且在内核的发送和接收 FIFO 地址处可以使用突发功能。如果设置为16，即每次数据传输宽度为16-bit，一次数据传输需要16个SCK时钟。如果设置为8，即每次数据传输宽度为8-bit，一次数据传输需要8个SCK时钟。这个选项决定SPI设备的主从模式，也可以在配置寄存器60h中修改。
WGL波形生成语言—新手入门学习（例子篇1）
江湖小浪花的博客
11-24 149
本文解析了一个WGL波形文件实例，该文件用于芯片测试。文件头包含MD5校验码、生成工具版本等信息。波形定义了DIG_TOP模块的测试信号，包括输入、输出和双向信号，如SFC接口、QSPI总线、I²C总线和PWM测试信号。文件详细描述了每个信号在41.666ns周期内的状态变化，使用特定符号表示高低电平、稳定状态等。双向信号同时包含输入驱动和输出采样阶段，体现了边界扫描测试的特点。该文件由AutoJTAG工具生成，配合BSDL文件使用，用于验证芯片功能。
数字逻辑笔记—绪论
xianshuiyihui的博客
11-24 334
数字逻辑学习笔记--第一章绪论
Google学术搜索实验室：自然语言检索新体验
最新发布
研究兴趣：智能物联网、嵌入式系统、人工智能
11-24 329
谷歌学术搜索实验室推出自然语言搜索新功能，用户可直接用中英文提问获取学术论文。测试发现，通过多轮对话能逐步优化搜索结果，如限定时间范围、排除特定领域等。目前中文提问仅返回英文结果，且不支持历史会话记录，但搜索体验和结果质量已有显著提升。该功能预计将对学术检索生态产生重要影响。
【Socket消息传递详细版本】(4) 嵌入式设备间Socket通信传输图片 Host端函数
qq_54050349的博客
11-23 674
用于快速测试的文件demo。根据用户需求进行功能设计的文件，其中对于封装类别的使用参考了host_main.cpp中的函数。ImageServer类别的头文件。ImageServer类别的源文件。本章节讲解了嵌入式设备间Socket通信传输图片 Host端函数。
vxbDev
qq_36314279的博客
11-20 143
vxbDev 就是 VxBus 的“设备对象（Device Object）”Linux 里的或Windows 驱动的 DEVICE_OBJECT当 VxBus 识别一个设备（如 PCI、串口、FPGA 等），就会创建一个vxbDev实例，驱动只需要通过这个结构与系统交互。vxbDev 是 VxBus 中描述“一个设备”的核心数据结构，其作用包括：标识设备的信息（名称、编号、父总线）保存硬件资源（BAR 地址、中断信息）存储驱动自己定义的控制块（pDrvCtrl）管理设备访问接口。
构建RS-485通信电路
"这篇文章是关于设计RS-485电路的，由Jan Axelson撰写，发表在1999年6月的CIRCUITCELLAR®杂志上。文章指出，当需要在长距离上传输小块信息时，RS-485接口是理想的选择，因为它具有灵活性和成本效益。...
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