【hdlbits】个人学习交流分享（带答案）——finite state machines（FSM）

原创 已于 2024-09-05 11:03:47 修改
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于 2024-08-31 15:54:56 首次发布

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有限状态机部分难度比较大，在这一部分我花了比其他另外四个部分都多的时间，几乎占了我刷整个hdlbits一半的时间，死了很多脑细胞，写的我头昏脑胀。一个是很多有些题目作者的表达并不好，项目要求描述的并不清楚，最准确的还是时序图，时序图是不会说谎的。另外一个就是这一部分对初学者难度确实更大，先要弄懂作者题目的需求，然后根据需求要做出正确的状态机设计和输出逻辑的设计，这部分代码长一些，状态机部分也是整个hdlbits的精华内容，所以这部分除了代码，我写的分析的内容也会多一些。

正文：

finite state machines

simple FSM1（asynchronous reset）

eda8cac5084942d0aeb73ed271875e78.png

Moore状态机，一个输入in，一个输出out，两个状态A和B，异步复位areset

module top_module(
    input clk,
    input areset,    // Asynchronous reset to state B
    input in,
    output out);//三段式状态机  

    parameter A=0, B=1; 
    reg state, next_state;

    always @(*) begin    //组合逻辑块：状态转换的逻辑判断
        case(state)
            A:next_state=in?A:B;
            B:next_state=in?B:A;
            default:next_state=B;//防止进入未设定状态产生latch锁死，设定default后可以自启动
        endcase
    end

    always @(posedge clk, posedge areset) begin    // 时序逻辑块：执行状态变换
        if(areset)
            state<=B;
        else
            state<=next_state;
    end

    // Output logic
    assign out = (state ==B);
    
endmodule

simple FSM1（synchronous reset）

57e65b034b474ae297386bd33ae43bf2.png

Moore状态机，一个输入in，一个输出out，两个状态A和B，同步复位reset

题目给了一段式状态机模板，我就顺着写了，非常不建议写一段式状态机。

// Note the Verilog-1995 module declaration syntax here:
module top_module(clk, reset, in, out);
    input clk;
    input reset;    // Synchronous reset to state B
    input in;
    output out;//  
    reg out;
    //一段式状态机（不提倡这么写）

    reg present_state, next_state;
    parameter A=1'b0,B=1'b1;

    always @(posedge clk) begin
        if (reset) begin  
            present_state<=B;
            out<=1'b1;
        end else begin
            case (present_state)// state transition logic
                A:next_state=in?A:B;
                B:next_state=in?B:A;
                default:next_state=B;
            endcase

            // State flip-flops
            present_state = next_state;   

            case (present_state)//  output logic
                B:out<=1'b1;
                A:out<=1'b0;
                default:out<=1'b1;    
            endcase
        end
    end
endmodule

simple FSM2（asynchronous reset）

7924ef4d24e3431db6fe4ab9d5706c43.png

Moore状态机，两个输入j和k，一个输出out，两个状态OFF和ON，异步复位areset

module top_module(
    input clk,
    input areset,    // Asynchronous reset to OFF
    input j,
    input k,
    output out); // 三段式

    parameter OFF=0, ON=1; 
    reg state, next_state;

    always @(*) begin
        case(state)
            ON:next_state=k?OFF:ON;
            OFF:next_state=j?ON:OFF;
            default:next_state=OFF;
        endcase
    end

    always @(posedge clk, posedge areset) begin
        if(areset)
            state<=OFF;
        else
            state<=next_state;
    end

    // Output logic
    assign out = (state == ON);

endmodule

simple FSM2（synchronous reset）

a1d596b188454e19b489e91582842b87.png

Moore状态机，两个输入j和k，一个输出out，两个状态OFF和ON，同步复位reset

module top_module(
    input clk,
    input reset,    // Synchronous reset to OFF
    input j,
    input k,
    output out); //  

    parameter OFF=0, ON=1; 
    reg state, next_state;

    always @(*) begin
        case(state)
            OFF:next_state=j?ON:OFF;
            ON:next_state=k?OFF:ON;
            default:next_state=OFF;
        endcase
    end

    always @(posedge clk) begin
        if(reset)
            state<=OFF;
        else
            state<=next_state;
    end

    // Output logic
    assign out = (state == ON);

endmodule

simple state transitions3

83cf8f0ec4a54b34944d60d39f49df7e.png

要求实现此状态机的状态转换逻辑和输出逻辑（组合逻辑部分）

状态转移图：

0a55ce4273b848cea3cf1530ffd811ce.jpeg

Moore状态机，一个输入in，一个输出out，四个状态A,B,C,D。

module top_module(
    input in,
    input [1:0] state,
    output [1:0] next_state,
    output out); //

    parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;

    // State transition logic: next_state = f(state, in)
    always @(*)begin
        case(state)
            A:next_state=in?B:A;
            B:next_state=in?B:C;
            C:next_state=in?D:A;
            D:next_state=in?B:C;
            default:next_state=A;
        endcase
    end

    // Output logic:  out = f(state) for a Moore state machine
    assign out=(state==D);

endmodule

simple one-hot state transitions3

83cf8f0ec4a54b34944d60d39f49df7e.png

本题可以设独热码是A=4'b0001,B=4'b0010,C=4'b0100,D=4'b1000，独热码保证每个状态只有一个 state bit 为1，其他都为0。这意味着可以通过检查特定位的值来判别是否处于特定状态。本题中[0]/[1]/[2]/[3]分别是A/B/C/D的状态位（state bit）

要求通过独热编码来检查推导出状态转换逻辑和输出逻辑（组合逻辑部分）。

状态转移图：

0a55ce4273b848cea3cf1530ffd811ce.jpeg

本题与上题放在前后可以做对比，正常写状态机的状态转移逻辑，都是根据现态（current_state）和触发条件转移到哪个次态（next_state），这是current_state→next_state的思路，也就是看现态（current_state）指出去的箭头。

这里题目要求通过独热编码来检查状态转换逻辑，这里从次态（next-state）出发，分析什么样的现态（current_state）加什么样的条件会得到该次态，这是next_state→current_state的思路（一种逆向的思路），也就是看指向次态（next_state）的箭头。

更详细的信息可以参考作者的解释：

c558d1edbcc543d3ac93b16c64a291b7.png

module top_module(
    input in,
    input [3:0] state,
    output [3:0] next_state,
    output out); //

    parameter A=0, B=1, C=2, D=3;//A=0,B=1,C=2,D=3是一个[3:0]state位索引

    // State transition logic: Derive an equation for each state flip-flop.
    assign next_state[A] = (state[A]&~in)|(state[C]&~in);
    assign next_state[B] = (state[A]&in)|(state[B]&in)|(state[D]&in);
    assign next_state[C] = (state[B]&~in)|(state[D]&~in);
    assign next_state[D] = (state[C]&in);

    // Output logic: 
    assign out = (state[D]);

endmodule

因为这里独热码设为了A=4‘b0001,B=4'b0010,C=4'b0100,D=4'b1000,所以上面这段代码A=0,B=1,C=2,D=3其实是一个[3:0]state bit的索引，如果不写parameter，还可以这样写：

module top_module(
    input in,
    input [3:0] state,
    output [3:0] next_state,
    output out); //

    // State transition logic: Derive an equation for each state flip-flop.
    assign next_state[0] = (state[0]&~in)|(state[2]&~in);
    assign next_state[1] = (state[0]&in)|(state[1]&in)|(state[3]&in);
    assign next_state[2] = (state[1]&~in)|(state[3]&~in);
    assign next_state[3] = (state[2]&in);

    // Output logic: 
    assign out = (state[3]);

endmodule

simple FSM3（asynchronous reset）

83cf8f0ec4a54b34944d60d39f49df7e.png

Moore状态机，一个输入in，一个输出out，四个状态A,B,C,D，异步复位。

module top_module(
    input clk,
    input in,
    input areset,
    output  out); //
    parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
    reg [1:0]current_state,next_state;

    // 主控状态转移逻辑
    always @(*)begin
        case(current_state)
            A:next_state=in?B:A;
            B:next_state=in?B:C;
            C:next_state=in?D:A;
            D:next_state=in?B:C;
            default:next_state=A;
        endcase
    end

    // 主控执行逻辑
    always @(posedge clk,posedge areset)begin
        if(areset)
            current_state<=A;
        else
            current_state<=next_state;
    end

    // 输出逻辑
    assign out=(current_state==D);

endmodule

simple FSM3（synchronous reset）

83cf8f0ec4a54b34944d60d39f49df7e.png

Moore状态机，一个输入in，一个输出out，四个状态A,B,C,D，同步复位。

module top_module(
    input clk,
    input in,
    input reset,
    output out); //三段式
    
    parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
    reg [1:0]current_state,next_state;

    // 主控状态转移逻辑
    always @(*)begin
        case(current_state)
            A:next_state=in?B:A;
            B:next_state=in?B:C;
            C:next_state=in?D:A;
            D:next_state=in?B:C;
            default:next_state=A;
        endcase
    end

    // 主控执行逻辑
    always @(posedge clk)begin
        if(reset)
            current_state<=A;
        else
            current_state<=next_state;
    end

    // 输出逻辑
    assign out=(current_state==D);

endmodule

design a Moore FSM

9b1efb78d7d149ea8e2aa141bcf82e3b.png

module top_module (
    input clk,
    input reset,
    input [3:1] s,
    output reg fr3,
    output reg fr2,
    output reg fr1,
    output reg dfr
); 
    parameter H3=4'b1000,B32=4'b0100,B21=4'b0010,L1=4'b0001;//4个状态:high s3,between s3s2,between s2s1, low s1,
    reg [3:0]current_state,next_state;
    
    always @(posedge clk)begin//主控执行逻辑
        if (reset) begin
            current_state<=L1;
        end
        else begin
            current_state<=next_state;
        end            
    end
    always @(*)begin//主控状态转移逻辑
        case(s)
            3'b000:next_state=L1;
            3'b001:next_state=B21;
            3'b011:next_state=B32;
            3'b111:next_state=H3;
            default:next_state=L1;
        endcase
    end
    always @(posedge clk)begin//{fr3,fr2,fr1}的输出逻辑
        if(reset) begin
            {fr3,fr2,fr1}<=3'b111;
        end
        else begin
            case(next_state)
                L1:{fr3,fr2,fr1}<=3'b111;
                B21:{fr3,fr2,fr1}<=3'b011;
                B32:{fr3,fr2,fr1}<=3'b001;
                H3:{fr3,fr2,fr1}<=3'b000;
                default:{fr3,fr2,fr1}<=3'b111;
            endcase
        end
    end
    always @(posedge clk)begin//dfr的输出逻辑
        if(reset) begin
            dfr<=1'b1;
        end
        else begin
            if(next_state<current_state) begin
                 dfr<=1'b1;
            end
            else if(next_state>current_state) begin
                dfr<=1'b0;                
            end
            else 
                dfr<=dfr;
        end  
    end
endmodule

lemmings 1

0837e6b840574b1e8c96da8a92ddc609.png

用摩尔状态机实现，两种状态LEFT和RIGHT，两个输入bump_left和bump_right，两个输出walk_left和walk_right；

状态转移图：

efd2322b33e94200b2c2a07adab286dc.png

代码：

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    output walk_left,
    output walk_right); //  

    parameter LEFT=0, RIGHT=1;
    reg current_state, next_state;

    always @(*) begin// State transition logic
        case(current_state)
            LEFT:next_state=bump_left?RIGHT:LEFT;
            RIGHT:next_state=bump_right?LEFT:RIGHT;
            default:next_state=LEFT;
        endcase
    end

    always @(posedge clk, posedge areset) begin// State flip-flops with asynchronous reset
        if(areset) begin
            current_state<=LEFT;
        end
        else begin
            current_state<=next_state;
        end
    end

    // Output logic
    assign walk_left = (current_state == LEFT);
    assign walk_right = (current_state == RIGHT);

endmodule

lemmings 29376ed577e6d4d2bb8f35d17796402ee.png

优先级：下落＞碰撞，所以下落时候无视碰撞信号

用摩尔状态机实现，四种状态LEFT、RIGHT、FALL_LEFT和FALL_RIGHT，三个输入bump_left、 bump_right和ground，三个输出walk_left、walk_right和aaah

状态转移图（粗黑色箭头代表areset复位到的状态）：

12eeaba98f134e5583e5e09ca0f87199.jpeg

代码：

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    input ground,
    output walk_left,
    output walk_right,
    output aaah ); 
    
    parameter LEFT=4'b0001,RIGHT=4'b0010,FALL_LEFT=4'b0100,FALL_RIGHT=4'b1000;
    reg [3:0]current_state,next_state;
    
    always@(*)begin主控状态转移逻辑
        case(current_state)
            LEFT:begin
                if(!ground) begin//地面消失，向左下落
                    next_state=FALL_LEFT;
                end
                else begin//在地面上向左走
                    if(bump_left) begin//碰撞改向右走
                        next_state=RIGHT;
                    end
                    else begin
                        next_state=LEFT;//没碰撞继续向左走
                    end
                end
            end
            RIGHT:begin
                if(!ground) begin//地面消失，向右下落
                    next_state=FALL_RIGHT;
                end
                else begin//在地面上向右走
                    if(bump_right) begin//碰撞改向左走
                        next_state=LEFT;
                    end
                    else begin
                        next_state=RIGHT;//没碰撞继续向右走
                    end
                end
            end
            FALL_LEFT:begin
                if(ground) begin
                    next_state=LEFT;
                end
                else begin
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2301_82312663的博客
08-20 1275
SEL=0 应选择 [3：0] 中的位，SEL=1 选择 [7：4] 中的位，SEL=2 选择 [11：8] 中的位，依此类推。设计电路时，我们还可以“倒着”思考问题，从输出开始，向前寻找满足条件的输入，当得到这种输出时候，对应可以有那些情况的输入条件，就是“输出→输入”的思考逻辑。ab=10输出mux_in[2],就是卡诺图第四列，输出什么取决于d，d是1时候输出是0，d是0时候输出是1；这种卡诺图，ab和cd是按照格雷码写的，里面的0和1全都不相邻，就是经典的各个元素异或，这是数电的知识。
【hdlbits】个人学习交流分享（带答案）——sequential logic部分
2301_82312663的博客
08-27 1148
捕获”意味着输出将保持 1，直到寄存器复位（同步复位，复位为0），复位reset为上升沿有效，如果上述两个事件同时发生，则复位reset具有最高优先权。第二种方法：要进行左右邻居的异或，将左邻居q[512:0]右移一位移到q[511:0]位置，将右邻居左移一位移到q[511:0]位置，这样将两组512位向量的所有位对齐了，然后对应位异或。因为逻辑移位是补0，所以也满足q[512]和q[-1]是0。每个十进制数字都使用 4 位进行编码：q[3：0] 是 1 位，q[7：4] 是十位，等等。
【hdlbits】个人学习交流分享（带答案）——Reading Simulations和Writing Testbenches部分
2301_82312663的博客
09-03 971
out是8'b10001000,~out就是8'b01110111，if的（）内进行的是布尔值的判断，这里~out的布尔值为true（逻辑1），所以会执行“result_is_zero = 1;虽然在很多情况下“逻辑与或非”和‘‘按位与或非’’都仿真综合得到正确的结果，但是这并不适用于所有情况，两者并不完全等价，所以要能够区分“逻辑与或非”和‘‘按位与或非’’当clock下降沿时候，q的数值同q，注意的是，下降沿出现的clk内，q数值就和变到p相同了，这里没有一个clk的时延，所以赋值要用阻塞赋值。
HDLbits: Circuits/Sequential Logic/Latches and Flip-Flops/Edgecaptu
xiaowuguideyiba的博客
09-13 264
(2) 除非复位，否则输出 out 中的所有高位都需要被保留，简单点说，一旦 out 中的某些位被置为1后，它就会一直保持，只有检测到复位信号，这些位才会重新置为0.第1个输入的 in = 32'b0000_0000_0000_0000_0000_0000_0000_0010,第2个输入的 in = 32'b0000_0000_0000_0000_0000_0000_0000_0000,可以看到，在 in[1] 这个位置有一个从 1到0 的变化，检测到这个下降沿之后，输出的 out[1] 置为1.
HDLBits:https
03-16
高密度脂蛋白 此存储库包含上述网站中给出的问题集的解决方案。
HDLBits——Vectors
输出每日所学，供大家学习使用
08-21 1163
Vectors are used to group related signals using one name to make it more convenient to manipulate. For example, wire [7:0] w; declares an 8-bit vector named w that is equivalent to having 8 separate wires. Contents 1 Declaring Vectors 1.1 Implicit nets 1.2
HDLBits——Latches and Flip-Flops
LoneJade_的博客
12-08 1194
HDLBits——Latches(锁存器) and Flip-Flops(触发器) Problem 80 : D flip-flop (Dff) Requirement： 实现一个 D 触发器。D 触发器是一个最简单的触发器，存储 1bit 数据，并定期地根据触发器的输入(d)更新这 1 bit 数据，更新通常发生在时钟上升沿(clk)，存储的数据会通过输出管脚(q)输出。在时钟敏感的 always 块中的语句一般都会被综合工具转换为相应的触发器。 Solution： module top_module
HDLbits——Module
m0_60790618的博客
12-08 641
verilog学习
HDLBits 0~117
qq_41624212的博客
02-18 771
module top_module( input [15:0] a, b, input cin, output cout, output [15:0] sum ); wire cout1[3:0]; assign cout = cout1[3]; bcd_fadd bcd_u1( .a(a[3:0]), .b(b[3:0]), .cin(cin), .cout(cou
HDLbits笔记
weixin_40945297的博客
04-26 515
HDLBits Created: Apr 25, 2021 Created by: Martin Ma Tags: Work Implicit nets are often a source of hard-to-detect bugs. In Verilog, net-type signals can be implicitly created by an assign statement or by attaching something undeclared to a module port. Imp
FPGA新手必用，Verilog HDL编程学习网站推荐 —— HDLBits
望森FPGA的博客
09-24 2362
FPGA新手必用，Verilog HDL编程学习网站推荐 —— HDLBits
HDLbits——状态机
m0_60790618的博客
12-09 753
verilog learning
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