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原创【verilog学习26】HDLBits：Cs450

当{train_valid,train_taken}=2’b11，taken可能性增强，相当于state+1计数，当{train_valid,train_taken}=2’b10，taken可能性减弱，相当于state-1计数，当train_valid=0，state保持其值。这是一个二位饱和计数器形式的分支预测器，这种方法的优点是，该条件分支指令必须连续选择某条分支两次，才能从强状态翻转，从而改变了预测的分支。实现它有用FSM的方法和counter的方法。分支预测器，依旧可以参考上一道题的文章链接。

2022-10-20 17:22:10 2353 1

原创【verilog学习25】HDLBits：Verification: Writing testbenches

clk是test文件的输入，所以是testbench文件的输出，所以clk在testbench中定义为reg型。out是test输出，所以是testbench输入，所以在testbench里为wire（net）型变量。initial fork_join是并行，其中的时间延迟直接对应相应时刻。表示时间延迟单位 1ns，时延精度100ps，5.2表示5.2ns。表示时间延迟单位10ns，时延精度1ns，5.2表示52ns。initial begin_end是串行，其中的时间延迟累加。这样的时钟周期是2而非1。

2022-10-20 10:35:10 873

原创【verilog学习24】HDLBits：Verification:Reading Simulations_Build a circuit from a simulation waveform

分析作用：当c=0，1，2，3时，q=b，e，a，d的输入值。时序：当a=b，state

2022-10-19 18:07:30 1177

原创【verilog学习22】HDLBits：Circuits_Sequential Logic_Building Larger Circuits

当count=4’b1111（4‘hf）时，防止delay=count+1=4’b0000溢出，设delay比count多1bit位。done,counting,shift_ena做输出，有处于Wait状态，处于Count状态，处于shift_ena状态之意。只需要在reset=1时产生4cycle的shift_ena=1即可，当reset连续等于1，这个输出是可以周期重叠的。（reset在n个cycle=1，则shift_ena在(n-1)+4个cycle为1，而非4*n个）。

2022-10-19 15:53:35 1263

原创【verilog学习23】HDLBits：Circuits_Sequential Logic_Finite State Machines

2.提交结果SuccessThis is a Moore state machine with two states, one input, and one output. Implement this state machine. Notice that the reset state is B.This exercise is the same as fsm1s, but using asynchronous reset.本题引导我们用了个三段式的。一段式：在一个时序电路完成所有工作。两段式：时

2022-10-15 17:06:23 3270 1

原创【verilog学习21】HDLBits：Verification:Reading Simulations_Finding bugs in code

这题有病，同样的代码试了前两次都是高阻态，incorrect；多试几次又success了。改动：if(~ x) -> if(state==8’d0)，~ x不是boolean变量。加条件else，否则形成类似锁存器的结构，result_is_zero始终保持1。用5输出与门实现3输入与非门，多余两个端口输入为1，这样才保证不影响与的结果。修改：进制错误、default缺失out，其他情况缺失valid。需修改：mux0,mux1的位宽；从与变与非，取反即可。

2022-10-13 18:08:22 698

原创【verilog学习20】HDLBits：Circuits_Sequential Logic_More Circuits

需要用阻塞赋值，否则在第一个时钟周期内，更新。更新为此状态，并开始依次计算下一个。才刚刚更新为正确的状态，为时已晚。的状态时的，在第一个时钟周期末，

2022-08-30 19:15:26 248

原创【verilog学习19】HDLBits：Circuits_Sequential Logic_Shift Registers

算数右移：整体右移（包括符号位），高位补符号位。就是一个ShiftRegister与MUX组合。out和q[0]之间直接连接，所以用连续赋值。注意这里是resetn，低电平置位（看图）。循环右移：整体右移，将最低位补到最高位。算数右移、逻辑右移、循环右移，算数。逻辑左移：算术左移等同于逻辑左移。逻辑右移：整体右移，高位补。组合逻辑，时序逻辑过程块。

2022-08-23 12:14:13 545

原创【verilog学习18】HDLBits：Circuits_Sequential Logic_Counters

Circuits_Sequential Logic_Counters

2022-08-15 12:02:01 742

原创【verilog学习17】HDLBits：Circuits_Sequential Logic_Latches and Flip-Flops

Circuit单元Latches and flip-flops锁存器与触发器模块。

2022-08-10 18:57:07 1438

原创【verilog学习16】HDLBits：Circuits_Combinational Logic_Karnaugh map to circuit

包含题目：Kmap1 (3 variable)，Kmap2 (4 variable)，Kmap3 (4 variable)，Kmap4 (4 variable)，Exams/ece241 2013 q2 (minimum SOP and POS)，Exams/m2014 q3 (Karnaugh map)，Exams/2012 q1g (Karnaugh map)，Exams/ece241 2014 q3 (Karnaugh map impemented with a multiplexer)...

2022-07-30 16:32:49 936

原创【verilog学习15】HDLBits：Circuits_Combinational Logic_Arithmetic Circuits

包含Circuits_Combinational Logic_Arithmetic Circuits中的题目：Hadd （Halfadder），Fadd （Fulladder）， Adder3 （3-bit binary adder），Exams/m2014 q4j （Adder），Exams/ece241 2014 q1c （signed addition overflow）VI. Adder100 （100-bit binary adder）， Bcdadd4 （4-digit BCD Adder）。.

2022-07-29 21:45:38 847

原创【verilog学习14】HDLBits：Circuit_Combinational Logic_Basic gates

包括Circuit_Combinational Logic_Basic gates习题集中的部分题目：NOR，Mt2015 eq2，Mt2015 q4b，Mt2015 q4，Ringer，Thermostat，Popcount3，Gatesv，Gatesv100拓展了：verilog运算符的优先级，task的用法，用Vector运算代替for循环。.........

2022-07-28 21:27:39 1004

原创【verilog学习13】HDLBits：More Verilog Features (for 循环)

conditional ternary operater,Reduction operaters,Reduction: even wider gates,combinational for-loop:Vector reversal2,combinational for-loop:255-bit population count,Generate for-loop: 100-bit binary adder 2,Generate for-loop: 100-digit BCD Adder

2022-07-27 20:42:12 732