More Verilog Features

最新推荐文章于 2025-11-24 20:52:15 发布

原创

最新推荐文章于 2025-11-24 20:52:15 发布 · 292 阅读

0 ·

CC 4.0 BY-SA版权

文章标签：

#笔记 #fpga开发

博客记录了FPGA开发相关内容，包含条件三元运算符、归约运算符、归约更宽门电路，还有组合for循环实现向量反转、255位操作，以及生成for循环实现100位二进制加法器和数字BCD加法器。

1.Conditional ternary operator

module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min);//

    // assign intermediate_result1 = compare? true: false;
    reg state;
    reg [7:0] min1;
    reg [7:0] min2;
    always@(*)
        begin
            if(a>b)
                min1=b;
            else min1=a;
            if(c>d)
                min2=d;
            else min2=c;
            if(min2>min1)
                min=min1;
            else min=min2;
        end

endmodule

2.Reduction operators

module top_module (
    input [7:0] in,
    output parity); 
    
    assign parity=^in[7:0];

endmodule

3.Reduction Even wider gates

module top_module( 
    input [99:0] in,
    output out_and,
    output out_or,
    output out_xor 
);
    
    assign out_and = &in[99:0];
    assign out_or = |in[99:0];
    assign out_xor = ^in[99: