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RSS订阅原创 Linux文件属性(权限)
使用ll或者ls -l显示文件的属性和文件所属于的user、group、others在文件类型中，d表示目录，-表示文件r，w，x，分别表示读、写、执行权限，并且顺序不会变；根据这三个权限的表示位置，可以分别代表4,2,1；
2025-10-20 21:07:10
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原创 Electric-cocmos-cn
P-Well与N-Well之间的CO也要注意距离，也就是说直接使用PO连接到Well基本就会导致error，因为PO到M1的CO距离很难把控。'Metal-1-P-Active-CN-Con'————CO最小距离3，与金属层M1的最小距离也是3。VDD搭建在P-well之上，GND搭建在N-Well之上。不同金属层之间使用一个过孔的PIN线先连接，后续再删除。Right Click ：连线。③NCC——原理图与Layout对应关系检查。mocmos-cn中的CNTFET模型。
2025-08-07 16:32:39
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原创 HDL bits-Edgecapture
①如果in[i]在上个时钟上升沿的时候是1，而在这个时钟上升沿的时候下降为0，则对应的out[i]就从0变为1,；思路是，用一个触发器记录上一个时钟上升沿时的in，再直接使用这个触发器的输出与当前时钟下的in信号对比。②out只有在reset为高电平的时候清零，否则保持现在的状态。
2025-07-31 17:16:46
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原创 HDL bits-Mux256to1v
同理，[sel*4-,4]，表示从sel*4开始变小的4位(sel*4往右)直接使用in[sel*4+3,sel]报错：sel不是一个constant。4]，也就是sel*4开始变大的4bit（sel*4开始往左）其中的[sel*4+,4]表示[sel*
2025-07-31 14:27:10
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原创 HDL bits Latch and DFF
时序电路中always基本使用<=来赋值关键词：asynchronous异步，active high高电平有效所以———>always(posedge clk or posedge areset)也就是当时钟上升沿的时候处理数据，或者当复位信号上升沿的时候十六位的D触发器，同步时序，byteenable信号控制D的输入，可以理解为由两个8位的DFF组成的系统，并且分别由byteenable的第0位和第1位控制；复位信号resetn同步并且低电平有效。
2025-04-14 21:35:49
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原创 HDLbits 3bit adder
在补码运算中，判断有符号数加法是否溢出的规则是：当两个正数相加结果为负数，或者两个负数相加结果为正数时，就发生了溢出。对于 8 位补码数，最高位（第 7 位 ）为符号位，0 表示正数，1 表示负数。标准答案，verliog中，加法计算自动产出进位的输出位，也就是两个三位的值相加，直接得到四位的值，并且最高位是进位输出；三位全加器，前一位的COUT作为下一位的Cin。百位的全加器运算，要求另外输出cout。除了这种方法， 也可以用前拼接的方法。always 实例化模块。
2025-04-14 15:07:54
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原创 HDLbits Gatesv100
out_different 第K位输出结果是in[k]和in[k+1]的异或结果。out_any 第K位输出结果是in[k]和in[k-1]的或门结果。要求是out_both第k位输出是in的k和k+1位与门结果。看了答案中，是用的重新拼接数组，实现位置的改变再进行逻辑操作。
2025-04-14 12:49:36
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原创 HDLbits More verilog Features
对于一个参数的位数，使用$bits()可以得到位的宽度。用 $bits()可以可以少一些操作。
2025-04-12 18:31:08
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原创 verilog赋值语句
阻塞型赋值<=会在这个always块结束后再赋值完成，如果是非阻塞赋值，会在赋值结束后再结束always块；例如in[7:0] = 8'b01001010，第一次出现1是在第1位，所以最后的输出out= 4'd1;在组合逻辑电路中，always等同于assign，都是只要等式右侧的数值发生变化，就会直接赋值。也就是这两种是等同的，在组合逻辑电路中，一般都是直接always@（*）优先级编码器，从低位往高位看，第一次出现1的位置就是最后的输出。在always的中（过程赋值），左侧必须是reg；
2025-04-12 17:22:53
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原创 HDLbits Module add
之前判断值为正，x=sum1,否则x=sum2，？之前的判断不能用==，之类的，不过可以直接~取反。注意点：异或因为sub和b的位数不同，如果直接进行异或会导致sub自动进行用0往高位扩展。②定义wire的位宽，一行只能定义一次，并且后续的都跟随句首位宽。①adder模块中的sum输出为16位，输入也要匹配。注意点：多个异或是从左到右一次异或，不是一起异或。子模块的调用放在top中。
2025-04-12 11:31:47
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原创 perl 自动生成随机网表信号
在.sp文件中，插入一个.include {SP_FILE}的占位符，使用python脚本自动替换其中的SP_FILE，全部更换成perl生成的脚本.sp，再重新命名。在.sp文件中使用“.include random_trits_8bit_run100.sp”可以引用外部的网表信号。生成随机生成一百个.sp的网表文件。
2025-04-08 20:23:38
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1模拟版图教程，阅读PDK教程、各类效应等
2024-06-19
stm32用lcd显示中文显示出来整块的色块
2021-08-18
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