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【数字IC验证基础】专栏内容导航

源码下载地址：http://www.hzcourse.com/web/refbook/detail/5651/229这里我将其保存在win10下的 目录，并解压出文件夹和文件夹，如下图所示：打开虚拟机，依次点击菜单栏中的：虚拟机→设置→选项→共享文件夹→总是启用，然后在“文件夹中”添加书本源码所在目录，如下图：打开终端，输入，就可看到我们刚刚下载的《UVM实战》书本源码，如下图所示：这里我们将该目录下的文件夹和文件夹复制到我们的工作目录下，命令如下：命令运行情况，如下图所示：需要改的脚本其实就一个，即：

一个简单的验证平台框图如图2-1所示。在UVM中， 引入了agent和sequence的概念， 因此UVM中验证平台的典型框图如图2-2所示。从下一节开始， 将从只有一个driver的最简单的验证平台开始， 一步一步搭建如图2-2所示的验证平台。，这个过程通常是把 DUT 放入一个验证平台中来实现的。图2-2 典型UVM验证平台框图。图2-1 简单验证平台框图。

DUT的基本功能：采集输入端口的RX和RX_EN，打一拍后输出到TX和TX_EN。

代码清单 2-48。

代码清单 2-60。

UVM使用的是一种树形结构， 在本书的例子中， 最初这棵树的树根是my_driver， 后来由于要放置其他component， 树根变成了my_env。但是在一个实际应用的UVM验证平台中， my_env并不是树根， 通常来说， 树根是一个基于uvm_test派生的类。无论是在my_env中设置default_sequence， 还是在base_test中或者top_tb中设置，在把my_env放入base_test中之后， UVM树的层次结构变为如图2-11所示的形式。

读者可能会说， 因为A是自己写出的， 它就只有一个孩子， 并且孩子的名字叫b_inst， 所以可以直接使用a_inst.b_inst就可以了。（ 而且也是唯一的一个实例 [1]， 它的实现方式非常巧妙） ， 而uvm_root派生自uvm_component， 所以uvm_top本质上是一个uvm_component， 它是树的根。关于叶子的判断是正确的， 但是关于树根的推断是错误的。b_inst是A的成员变量， 自然而然的， A就是b_inst的parent了， 无需再在调用new函数的时候指定。

在这个17bit的数字中， bit0表示copy， bit1表示no_copy， bit2表示compare， bit3表示no_compare， bit4表示print， bit5表示no_print， bit6表示record， bit7表示no_record， bit8表示pack， bit9表示no_pack。这样， 在post_randomize中计算CRC前先检查一下crc_err字段， 如果为1， 那么直接使用随机值， 否则使用真实的CRC。在这一系列uvm_field系列宏中，出现的。

对于图3-2中的scoreboard及driver的build_phase的执行顺序， i_agt实例化时名字为“i_agt”，而scb为“scb”， 那么i_agt的build_phase先执行， 在执行完毕后， 接下来执行driver、 monitor及sequencer的build_phase。无论是run-time phase之间的同步， 还是run_phase与post_shutdown_phase之间的同步， 或者是run_phase与run_phase之间的同步，

但是，reference_model.connect（ scoreboard） 的要求则没有那么高， 只需要在上述代码中reference_model=new之后任何一个地方编写即可。可以看出，

代码清单 5-33。

就目前读者所掌握的知识来说， 只能先通过使用bus_driver向总线上发送读指令， 并给出要读的寄存器地址来查看一个寄存器的值。当寄存器模型使用前门访问方式来实现读或写操作时， uvm_reg_map就会将地址转换成绝对地址， 启动一个读或写的sequence， 并将读或写的结果返回。uvm_reg_block： 它是一个比较大的单位， 在其中可以加入许多的uvm_reg， 也可以加入其他的uvm_reg_block。在本书以前所有的例子中， 使用的DUT几乎都是基于2.2.1节中所示的最简单的DUT，

因此， 必须要定义好一个转换器。一个转换器要定义好两个函数， 一是reg2bus， 其作用为将寄存器模型通过sequence发出的uvm_reg_bus_op型的变量转换成bus_sequencer能够接受的形式， 二是bus2reg， 其作用为当监测到总线上有操作时， 它将收集来的transaction转换成寄存器模型能够接受的形式， 以便寄存器模型能够更新相应的寄存器的值。add_reg函数的第一个参数是要加入的寄存器， 第二个参数是寄存器的地址， 这里是16’h9， 第三个参数是此寄存器的存取方式。

为了讲述后门访问操作， 从本节开始， 将在7.1.1节的DUT的基础上引入一个新的DUT， 如附录B的代码清单B-3所示。这个DUT中加入了寄存器counter。它的功能就是统计rx_dv为高电平的时钟数。带计数器的DUT：代码清单 B-3文件： src/ch7/section7.3/dut/dut.svendmodulerst_n,bus_op,bus_addr,rxd,rx_dv,txd,tx_en);input clk;reg tx_en;

【代码】【UVM基础】仿真时间与运行时间。

while(1)

在验证平台中， 某些信息是非常关键的， 这样的信息可以设置为UVM_LOW；而有些信息可有可无， 就可以设置为UVM_HIGH；介于两者之间的就是UVM_MEDIUM，UVM默认只显示UVM_MEDIUM或者UVM_LOW的信息。uvm_info宏的功能与Verilog中display语句的功能类似，但是它比display语句更加强大。

transaction是一个抽象的概念。一般来说， 物理协议中的数据交换都是以帧或者包为单位的， 通常在一帧或者一个包中要定义好各项参数， 每个包的大小不一样。很少会有协议是以bit或者byte为单位来进行数据交换的。以以太网为例， 每个包的大小至少是64byte。这个包中要包括源地址、 目的地址、 包的类型、 整个包的CRC校验数据等。

在树根之后会生长出枝叶 ， 长出枝叶的过程需要在build_phase中手动实现。只有uvm_component才能作为树的结点， 像my_transaction这种使用uvm_object_utils宏实现的类是不能作为UVM树的结点的。通过parent的形式， UVM建立起了树形的组织结构。在这种树形的组织结构中， 由run_test创建的实例是树根， 并且树根的名字是固定的， 为。在一个实际应用的UVM验证平台中， 通常来说， 树根是一个基于uvm_test派生的类。

在UVM的树形结构中， build_phase的执行遵照从树根到树叶的顺序， 即先执行my_env的build_phase， 再执行my_driver的build_phase。 当把整棵树的build_phase都执行完毕后， 再执行后面的phase。

由于transaction是由driver产生并输出到DUT的端口上， 所以driver可以直接将其交给后面的reference model，如下图所示框图。：是否有必要在DUT的输入口设置一个monitor？：有必要，但不强制。

那么什么是UVM_PASSIVE模式呢？以本章的DUT为例，这里最令人困惑的可能是build_phase中。在uvm_agent中，

（ is_active的默认值是UVM_ACTIVE） ，这与预想差距甚远。在my_env的build_phase（ 或者new函数） 中，向i_agt和o_agt的is_active赋值，UVM是在build_phase中做实例化工作， 这里的实例化指的是uvm_component及其派生类变量的实例化，除了在build_phase中执行实例化的动作，其实还可以在new函数中执行实例化的动作。如果是uvm_object的实例化， 则可以在任何phase完成， 当然也包括build_phase了。

—先执行driver和monitor的connect_phase， 再执行agent的connect_phase， 最后执行env的connect_phase。与build_phase及main_phase类似， connect_phase也是UVM内建的一个phase，

在UVM中， 通常使用TLM（ Transaction Level Modeling） 实现component之间transaction级别的通信。本节将以下图的UVM树形结构为例，示范 UVM transaction级别通信的数据接发送（uvm_analysis_port）与数据接收（uvm_blocking_get_port）。数据流向是：my_model是从my_agent的my_monitor中得到my_transaction， 经过处理后，my_model把my_transaction传递给my_

所谓深度优先，指的是如果i_agt的build_phase执行完毕后， 它接下来执行的是其孩子的build_phase， 如果孩子还有孩子， 那么再继续执行下去， 一直到整棵以i_agt为树根的UVM子树的build_phase执行完毕， 之后再执行i_agt的兄弟的build_phase。UVM的所有phase中，除了run_phase（包括预期并行的12个小phase）是task phase，其他phase都是function phase。如从main_phase跳转到shutdown_phase。

相比之前，不需再声明。

2） 如果仲裁队列中没有发送请求， 但是driver向sequencer申请新的transaction， 那么sequencer将会处于等待sequence的状态，一直到有sequence递交发送请求， sequencer马上同意这个请求， sequence产生transaction并交给sequencer， 最终driver获得这个transaction。的， 它尝试着询问sequencer是否有新的transaction， 如果有， 则得到此transaction， 否则就直接返回。

所谓显式启动：即在sequence中直接调用。所谓隐式启动：即在sequence中调用。函数，然后在env中调用。函数，在env中调用。

【UVM基础】`uvm_info (“TRACE“, $sformatf(“%m“), UVM_HIGH)；

【UVM基础】Makefile 中的 SEED 值设置

run_phase：9个phase中只有它是个task，其他phase都是都是function。function不能有时间信息，只有task才能阻塞，才能有延时信息。模拟时序给DUT，一定是task！故所有数据的处理，都是放在task中。task可以调用function、task；function只能调用function！connect_phase：TLM 端口连接，实现数据通信。build_phase：实例化组件，即创建对象。

之所以可以如此， 可以这样理解： 张三给李四寄了一封信， 信上写了李四的名字， 这样李四可以收到信。但是呢， 由于保密的需要， 张三只是在信上写了“四”这一个字， 只要张三跟李四事先约定好了， 那么李四一看到上面写着“四”的信就会收下来。set函数的参数可以使用这种灵活的方式设置， 同样的， get函数的参数也可以。既然set函数的第一个和第二个参数联合起来组成路径， 那么在某个测试用例的build_phase中可以通过如下的方式设置。机制的set函数设置参数时， set函数的第一个参数也可为。

phase特性

将的verbosity级别都设置为了UVM_NONE。将。允许用户在模拟的特定阶段(和“运行”阶段的时间)操纵特定组件的详细程度。id参数可以是所有id的ALL，也可以是特定的消息id。出于性能考虑，id。非“运行”阶段的设置按命令行中执行。“运行”阶段(时间)的设置排序，然后按照相同时间的设置执行。

类为资源工具提供了一个方便的接口。在许多情况下，创建和设置资源或获取资源等基本操作可能需要使用或中的接口执行多行代码。中的便利层将许多操作简化为一行代码。如果在运行时指定了命令行选项，则显示所有资源DB访问(读和写)。

前门访问（FRONTDOOR）与后门访问（BACKDOOR）是两种寄存器的访问方式。

【代码】【SystemVerilog基础】virtual interface 实用总结。