【UVM基础】仿真时间与运行时间

于 2025-03-20 00:00:11 发布
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分类专栏： 数字IC验证百宝箱 文章标签： 经验分享 数字IC 芯片验证 SV 面试
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  • 仿真时间：指$time函数打印出的时间。
    • 类似$display的语句是不消耗仿真时间的，而类似@(posedge top.clk)等语句是要消耗仿真时间的。
  • 运行时间：实际仿真中所消耗的CPU时间，通常一个测试用例的运行时间即指CPU时间。
UVM仿真的启动（一）—— run_test()
Future Chaser的博客
08-29 626
我们都知道uvm环境是通过在tb顶层调用run_test方法来启动的，但它具体完成了什么呢？怎么样启动整个环境的呢？本专题则是围绕这两点学习源码，主要是m_run_phase方法，该方法按照设定的phase节点顺序调用了各个组件的phase。本文主要介绍run_test。
uvm仿真
weixin_44254744的博客
07-25 426
本文目的在于win环境快速采用modelsim进行仿真，不研究具体语法。 代码来源：张强老师的书 写的非常细https://course.cmpreading.com/web/globalSearch/index?condition=uvm&check_type=index
uvm 仿真debug
weixin_37758706的博客
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debug 分析
#UVM# uvm仿真小贴士
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01-20 370
(1)需要在tb.sv中使用`include “uvm_macros.svh”语句; uvm_macros.svh里面包含了众多的宏定义. (2)需要在tb.sv中使用import uvm_pkg::*;语句; 将uvm_pkg导入验证平台中,只有导入了这个库,编译器在编译文件时才会认识其中的uvm_driver, uvm_monitor等类名. ...
UVM仿真环境搭建
qq_40268672的博客
02-25 3150
本实验使用环境为：Win10平台下的Modelsim SE-64 2019.2。
UVM和Matlab的联合仿真方法及应用.pdf
06-27
通过UVM和Matlab的联合仿真方法，Matlab编程实现的算法模型可以轻松地集成到UVM验证平台中，从而缩短了验证平台的搭建时间，提高了仿真验证的效率。 Matlab是一种高性能的数值计算和可视化软件，广泛应用于工程计算...
UVM仿真的运行（四）—— objection 机制
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09-16 306
前面介绍了uvm仿真的启动，按照domain中指定的DAG的phase node 顺序执行各个组件的phase。在执行run_phase node的Executing 状态时，以fork...join_none的方式在后台调用run_phase imp的traverse方法去并行执行各个component的run_phase方法，同时会等待task运行结束。结束有三种方式： JUMP，等待所有objection撤销，和超时。
【UVM实战】第五章：UVM验证平台的运行（1）phase机制（上）
悟已往之不谏 知来者之可追
02-24 686
UVM实战之phase机制（上）
UVM验证平台运行机制
weixin_44377626的博客
11-12 548
本文介绍了控制UVM验证平台运行的phase机制和objection机制，讲述了机制的原理和使用方法
UVM 仿真打印信息控制
MangoPapa
09-30 7050
UVM 仿真打印信息控制-uvm_set_verbosity 本文只介绍如何在simv sim_opts中使用uvm_set_verbosity。 详见uvm源码: uvm/base/uvm_component.svh
【2】UVM中的ASIC、DFT网表仿真
qq_28284627的博客
10-13 1002
验证中ASIC、DFT网表仿真说明。
00-uvm仿真环境建立
m0_52174404的博客
07-05 1042
最近在学习张强的《uvm实战》，想要仿真一下书中的代码，建立仿真环境。 平台：windows 软件：Questasim 10.6c 代码来源于《UVM实战》（卷一） 以一个简单的仅有driver的UVM平台为例建立仿真环境 参考资料： UVM学习-仿真环境的搭建 modelsim 10.4 UVM 仿真流程 这里为了节约时间选择了windows平台，但实际工作中使用的是vcs和NCsim，后续需要在Linux平台上实践这些。 具体步骤 新建一个文件夹，这里为uvm_test。文件夹里准备好3个文件
UVM入门与进阶学习笔记4——UVM仿真的开始与结束
weixin_41979380的博客
01-22 9187
目录UVM的编译和运行顺序UVM仿真开始UVM世界的“诞生”UVM仿真结束 UVM的编译和运行顺序 下图是UVM的编译运行顺序，非常重要的知识点！ 在加载硬件模型调用仿真器之前，要完成编译和建模阶段。 在开始仿真之前，分别执行硬件的always/initial语句，以及UVM的调用测试方法run_test和几个phase，分别是build、connect、end_of_elaboration和start_of_simulation。 在开始仿真后，执行run phase或对应的12个分支phase。
UVM如何启动、执行一个仿真
mute_dog的博客
06-13 3251
UVM如何启动一个仿真
数字 09 modelsim中怎么仿真《UVM实战》中的例程
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实际操作 1 新建工程 2 加文件 3 hello world module Hello_World; initial begin $display("Hello World! SystemVerilog"); end endmodule 4 编译 编译成功下方transcript会有提示，如果错误按照提示修改 work里面出现对应的编译后文件，如果没有出现该文件，尝试改一下程序里面的模块名...
Modelsim下uvm环境搭建
anpingbo的专栏
03-03 3413
1. 下载modelsim软件 下载modelsim，这里用的是modelsim10.4版本。下载地址：https://pan.baidu.com/s/1wnCwlQ2EblCkKHFOM6gEyw 提取码：772l 。 完成下载和安装，在安装文件夹中可以看到uvm-1.1d，这是我们使用的uvm版本。在uvm-1.1d/win64下有uvm_dpi.dll文件，这是已经编译过的uvm库。 ...
基于vcs+uvm+xilinx ip的仿真平台的半自动化搭建
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UVM验证中“仿真时间”的设置与处理
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对timescale、timeunit、timeprecision以及timeformat的使用、优先级、作用域进行介绍
在UVM中TLM传输占用仿真时间吗
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04-03
<think>好的，用户现在问的是在UVM中TLM传输是否占用仿真时间。首先，我需要回忆一下UVM中的TLM机制。TLM（Transaction Level Modeling）主要用于组件之间的通信，比如driver和sequencer之间，或者monitor和scoreboard之间。TLM传输是通过非阻塞的FIFO或者端口进行的，这些传输通常是在事务级别而不是信号级别进行的。 接下来，用户可能想知道TLM传输是否会影响仿真时间，也就是仿真运行的速度。这需要理解SystemVerilog的事件调度机制。在SystemVerilog中，仿真时间由事件触发和进程调度决定。TLM通信使用SystemVerilog的进程间通信（IPC）机制，比如事件、信箱（mailbox）和FIFO，这些机制是否会引入额外的仿真时间呢？ 我记得，TLM传输本身是事务级别的，不直接对应于信号的变化，所以它们不会像RTL信号那样在每个时钟边沿触发事件。相反，TLM传输通常是在更高层次上交换数据对象（transactions），这个过程是通过进程间的通信完成的。例如，当sequencer发送一个transaction到driver时，使用get和put方法，这些方法可能涉及到等待事件的触发，比如如果FIFO为空，driver会等待直到有transaction可用。 这时候需要考虑，这些等待是否会占用仿真时间。在SystemVerilog中，仿真时间的前进通常是由时钟边沿、延迟控制（如#10）或者等待特定信号变化触发的。而TLM中的等待是基于事件触发的，比如阻塞的get()调用会导致进程挂起，直到有transaction可用，但这个过程不会消耗仿真时间，因为它不涉及时间延迟，只是进程的挂起和恢复。 但是，如果TLM通信的过程中涉及到同步点，比如使用定时等待或者事件触发与时间相关的部分，这时候可能会影响仿真时间。例如，如果driver在接收到transaction后需要等待一定的时钟周期数，那么这部分等待会消耗仿真时间，但这属于driver的处理逻辑，而不是TLM传输本身的时间消耗。 用户可能混淆了事务传输的时间消耗和事务处理的时间消耗。TLM传输作为事务的传递机制，其本身的通信过程（如放入FIFO或从FIFO取出）不会增加仿真时间，因为这些操作在零时间内完成。但处理这些事务的组件（如driver或monitor）在收到事务后执行的操作可能会涉及时间消耗，比如驱动信号到DUT需要多个时钟周期。 此外，需要考虑TLM的传输方式，比如阻塞和非阻塞传输。阻塞传输（如put()和get()）会导致调用进程挂起直到传输完成，但这并不会占用仿真时间，只是进程调度的问题。而非阻塞传输（如try_put()和can_put()）则不会阻塞进程，立即返回结果，同样不影响仿真时间。 总结来说，TLM传输本身不占用仿真时间，因为它们是在事务级别进行的，不涉及时间延迟。但是，使用这些传输的组件在处理事务时可能会引入时间消耗，这取决于具体实现。用户可能需要区分传输机制和处理逻辑之间的差异，以避免误解。 另外，用户可能是在优化仿真性能时提出这个问题，想知道是否TLM通信会成为瓶颈。这时候需要解释TLM的效率，以及如何合理设计组件之间的通信以减少不必要的进程阻塞或同步，从而提高仿真速度。例如，合理使用非阻塞传输和避免过深的FIFO可能有助于提升性能，但这些都是设计层面的考虑，不影响仿真时间本身。 最后，可能需要举例说明，比如两个组件通过TLM端口传输transaction，这个传输过程本身不会导致仿真时间前进，而组件处理这些transaction时如果有延迟控制才会消耗时间。这样用户就能更清晰地理解两者的区别。</think>在UVM验证中，**TLM（Transaction Level Modeling）传输本身不直接占用仿真时间**，但其执行过程可能会间接影响仿真性能。以下是分步解析： --- ### 一、TLM传输的本质 1. **TLM的核心机制** TLM是事务级通信接口，用于UVM组件间传递**抽象事务（Transaction）**（如数据包、命令等），而非底层信号。 - 例如：`uvm_analysis_port`、`uvm_blocking_put_port`等端口类型。 2. **仿真时间的定义** SystemVerilog中的仿真时间（simulation time）由**时序控制语句**（如`#delay`、`@(posedge clk)`）推动，而TLM传输是**零时间（Zero-Time）操作**，不主动推进仿真时间。 --- ### 二、TLM传输与仿真时间的关系 | **场景** | **是否占用仿真时间** | **解释** | |---------------------------|----------------------|--------------------------------------------------------------------------| | **TLM数据传输过程** | 否 | 事务通过端口/FIFO传递是瞬时的，无显式时间延迟。 | | **事务处理逻辑** | 是 | 若组件处理事务时包含时序控制（如`#10`或等待时钟），则会占用仿真时间。 | | **同步等待（Blocking）** | 否 | 阻塞操作（如`get()`）挂起进程，但**不推进仿真时间**，仅依赖事件触发。 | | **线程调度开销** | 是（隐性） | 线程切换和进程同步可能增加仿真器的计算负载，但**不直接计入仿真时间**。 | --- ### 三、关键示例说明 1. **零时间传输** ```systemverilog // Sequencer向Driver发送事务（不占用仿真时间） class my_driver extends uvm_driver; virtual task run_phase(); forever begin seq_item_port.get(req); // 阻塞等待事务，但无时间消耗 drive_to_dut(req); // 若此处包含#delay，则占用仿真时间 end endtask endclass ``` 2. **时间消耗场景** ```systemverilog task drive_to_dut(my_transaction req); @(posedge vif.clk); // 等待时钟上升沿（推进仿真时间） vif.data <= req.data; #1 vif.valid <= 1; // 延迟1个时间单位（占用仿真时间） endtask ``` --- ### 四、性能影响与优化 1. **潜在性能瓶颈** - **线程竞争**：频繁的TLM通信可能引发线程调度冲突，导致仿真速度下降。 - **大事务处理**：传输复杂事务（如大型数组）会增加内存和CPU开销，但**不直接表现为仿真时间增长**。 2. **优化建议** - 减少事务的**数据拷贝**（使用引用或共享指针）。 - 避免在TLM接口中嵌入**同步等待逻辑**（如`#delay`）。 - 对高频传输场景，采用**非阻塞TLM接口**（如`uvm_nonblocking_put_port`）。 --- ### 五、总结 - **TLM传输本身是零时间操作**，不直接推进仿真时间。 - **实际时间消耗**取决于事务处理逻辑中的时序控制。 - 设计时应分离**通信机制**与**时序行为**，以提升验证效率。
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