【UVM实战】第七章：UVM中的寄存器模型（1）寄存器模型简介

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于 2025-03-20 23:53:41 首次发布
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7.1.1、带寄存器配置总线的DUT

在本书以前所有的例子中， 使用的DUT几乎都是基于2.2.1节中所示的最简单的DUT， 只有一组数据输入输出口， 而没有行为控制口， 这样的DUT几乎是没有任何价值的。 通常来说， DUT中会有一组控制端口， 通过控制端口， 可以配置DUT中的寄存器，DUT可以根据寄存器的值来改变其行为。 这组控制端口就是寄存器配置总线。 这样的DUT的一个示例如附录B的代码清单B-2所示。

带寄存器配置总线的DUT：

//文件： src/ch7/dut/dut.sv
module dut(clk,rst_n
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【UVM实战】第七章：UVM中的寄存器模型（2）简单的寄存器模型
悟已往之不谏 知来者之可追
03-06 1084
简单的寄存器模型~
UVM寄存器模型（一）
u012723003的博客
09-09 2192
以上function都是虚函数，也就意味着用户可以根据待测寄存器的特别进行重定义，比如有些寄存器的读写属性是寄存器模型中没有的，则可以通过扩展uvm_reg或uvm_reg_field类来重定义寄存器模型中相关function的方式实现想要的读写属性。首先理解一下寄存器的结构，如下图所示，一个寄存器通常是32bit，这32bit由一个或多个域段组成，不同的域段又有各自的位宽和读写属性，写属性即每个域段的属性包括只读，只写，可读可写等等特性。get_fields：获取寄存器的域段。get：获取寄存器期望值。
UVM-寄存器模型
Nie_You的博客
08-15 8212
UVM_寄存器模型整理。
[uvm]寄存器模型
stm32stu的博客
04-28 706
过程记录，持续更新。。。 常用方法整理 read，write区分前门访问和后门访问，可以对reg和field进行处理，会对desire value和mirror value进行修改 peek，poke是后门访问，可以对reg和field进行处理，会对desire value和mirror value进行修改，会对dut 真实值进行修改 mirror，可以对reg和block进行处理，会对desire value和mirror value进行修改，如果配置了uvm_check，当dut真实值和镜.
UVM寄存器模型：m_mirrored，m_desired，value
weixin_43731614的博客
07-30 621
另一种预测方法是显式预测，显式预测是直接对总线行为进行监测从而预测更新寄存器模型的值，相比于自动预测，显式预测要求环境中有一个monitor，predicter和adapter，并且在connect阶段将monitor的output_port和predicter的bus_in port进行连接，并且设置predictor的adapter和map。上述对于期望值和镜像值的更新都和寄存器模型的预测predict有关，都是通过调用do_predict函数实现期望值和镜像值的更新。
【UVM实战】第七章：UVM中的寄存器模型（3）后门访问与前门访问
最新发布
MoorePlus的博客
03-20 164
为了讲述后门访问操作， 从本节开始， 将在7.1.1节的DUT的基础上引入一个新的DUT， 如附录B的代码清单B-3所示。这个DUT中加入了寄存器counter。它的功能就是统计rx_dv为高电平的时钟数。带计数器的DUT：代码清单 B-3文件： src/ch7/section7.3/dut/dut.svendmodulerst_n,bus_op,bus_addr,rxd,rx_dv,txd,tx_en);input clk;reg tx_en;
UVM寄存器模型这么难学，有没有更容易点的？
路科验证
04-16 1960
​ rockeric.com 这篇论文很完整，如果读完路桑的分析你觉得确实解决了你们的痛点，不妨从【阅读原文】下载完整论文。在OVM时代，OVMpackage本身是没有寄存器模型方案的，于是Cadence的Verisity人马（Specman的EDA公司）就做了一个OVM_RGMpackage，那还是10年以前的事情了。路桑那会从Specman迁移到OVM，也就很快适应了这个专门给O...
[UVM源代码研究] 聊聊寄存器模型中的期望值(desired value)、镜像值(mirrored value)以及DUT中的实际值(actual value)的相关概念及方法
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UVM中多线程通过寄存器方法set和update对同一个寄存器不用语段写访问造成寄存器值不符合预期
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目录寄存器模型简介*带寄存器配置总线的DUT需要寄存器模型才能做的事情 寄存器模型简介 *带寄存器配置总线的DUT 在以前所有例子中，使用的DUT几乎都是基于2.2.1节中所示的最简单的DUT，只有一组数据输入输出口，而没有行为控制口，这样的DUT几乎是没有任何价值的。通常来说DUT中会有一组控制端口，通过控制端口，可以配置DUT中的寄存器，DUT可以根据寄存器的值来改变其行为。这组控制端口就是寄存器配置总线。这样的DUT的一个示例如附录B的代码清单B-2所示。 在这个DUT中，只有一个1bit的寄存器
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UVM RAL寄存器模型（基础）
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UVM实战（张强）-- UVM中的寄存器模型
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如对于一个16位的寄存器，其中可能只使用了8位，那么这里要填写的是16，而不是8。一个uvm_reg_block中一定要定义一个uvm_reg_map，系统已经有一个声明好的default_map，只需要在build中将其实例化，这个实例化的过程并不是直接调用uvm_reg_map的new函数，而是通过调用uvm_reg_block的create_map来实现，create_map有众多的参数，（1）uvm_reg，uvm_reg_field，uvm_reg_block，uvm_reg_map四者的关系。
uvm（六）寄存器模型
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上述是它是一个比较大的单位， 在其中可以加入许多的uvm_reg， 也可以加入其他的uvm_reg_block。一个寄存器模型中至少包含一个uvm_reg_block。用于存储寄存器地址， 并转换成物理地址（ 因为加入寄存器模型中的寄存器地址一般都是偏移地址， 而不是绝对地址）。当寄存器模型使用前门访问方式来实现读或写操作时， uvm_reg_map就会将地址转换成绝对地址， 启动一个读或写的sequence， 并将读或写的结果返回。
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《UVM实战》学习笔记——第七章 UVM中的寄存器模型1——寄存器模型介绍、前门/后门访问
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UVM寄存器及模型
2201_75756692的博客
03-13 1422
而不同的域，对于外部的读写而言，可分为WO(write-only，只写)，RO(read-only，只读)、RW(read and write,读写)、读后擦除模式(clean-on-read，RC)，只写一次模式(write-one-to-set,W1S)等操作属性。//域配置属性值为（此域的父辈（即该域位于哪个寄存器中），此域的宽度，此域最低位起始位置在该reg中，此域的存取权限，是否易失，复位值，是否可复位，是否可随机化，是否可单独存取）//实例化my_adapter。//实例化reg_agent。
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