QuestaSim与Vivado有关仿真库深入理解

最新推荐文章于 2025-05-13 10:06:54 发布
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分类专栏： 仿真 FPGA
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本文链接：https://blog.youkuaiyun.com/miracle_eicont/article/details/112861880
本文介绍了如何使用Vivado的编译工具compile_simlib为Questasim生成仿真库，并详细阐述了不同仿真阶段所需的库支持。通过Vivado IDE或TCL命令，可以便捷地编译元件与IP的行为和时序模型。对于VHDL和Verilog的基本元件，可以自定义描述以实现项目去器件依赖。modelsim.ini文件的管理和库引用简化了 Questasim 的配置过程。

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  1. 使用Vivado自带的simulator时，不需要编译仿真库，仿真库本身就存在，它在这里，如下图，但当使用第三方simulator时就必要要为该simulator编译专门的仿真库。 这些仿真库包括了元件与IP的形为、时序等模型，不编译是不行的，但只需要开始使用时编译一次就好。
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  2. 上图中VHDL和Verilog目录有许多基本元件件的描述，当一个项目想摆脱对某公司器件的依赖时，打算从基本元件自己描述起，比如寄存器，触发器等，可以直接用来修改。注意文件所在路径

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  1. 用Vivado的库编译工具compile_simlib为Questasim编译库时，会在生成库的目录（比如放在<questasim_install_dir>\xilinx_lib）下生成一个modelsim.ini文件，这个文件如下图，这个文件中对库的引用语句都已自动生成，可以直接复制到Questasim自己的modelsim.ini（在<questasim_install_dir>\）中，比自己写方便多了。
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  2. 生成库有两种方法：一种是用Vivado的IDE，另一种是TCL命令。

  3. VHDL语言没有simprim库，这点要注意，如下图

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  1. RTL级仿真、综合后功能仿真、综合后时序 仿真、实现后功能仿真和实现后时序 仿真，需要不同的库支持，如下图

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  1. 至于每个库的作用及其他细节，可以参考UG900
Vivado与QuestaSim联合仿真
宝沐熙的博客
10-14 1154
由于vivado自带的仿真工具仿真很慢，大工程或与GT有关的工程，要等很久才有仿真结果；因此想到联合仿真，使用第三方工具仿真，提高效率；
questasim 下的仿真（vivado）
zlxdaisy的博客
07-30 8157
1.编译仿真库 以vivado为例，Tools>Compile Simulation Libraries，出现对话框中选择simulator、路径，然后点compile开始编译，大概30分钟完成。 编译完成后，在设定的路下会生成仿真库文件，该文件下会有一个modelsim.ini 文件，里面添加了生成的所有库 我本来想直接在qustasim 的安装路径下的modelsim.ini ...
【vivado】 ip仿真文件； 及questasim仿真
最新发布
oldmoney
05-13 274
注意，不同的文件编译到对应的lib中，如果不知道怎么操作，就直接从Vivado中启动Questa，会给出相应的Queata命令。不知道操作的话，就去抄Vivado打印出的Questa命令，有了命令之后，可以直接启动Questa，不必再打开Vivado了.H: 是的，直接用这几个文件在questasim 编译就行，和Vivado匹配版本的Questa版本可以读取IP的加密文件.就是这几个文件拿出来 ， 加到仿真的工程中， 比如用questasim 直接编译就行。Questa 认这种加密的？
vivado2018.2与Questasim10.6c联合仿真
kkg89的专栏
03-29 8057
划重点 参考文章：https://mp.youkuaiyun.com/console/editor/html?not_checkout=1 划重点：本文参考了上面这位同学的blog，尝试之后发现还是没有联合起来，最后通过各种尝试，终于解决。其中最主要的原因是：我将VIVADO编译库的存储位置随便定义了一个地方。导致联合仿真时有一些基本库文件没有关联起来。 VIVADO与QUESTASIM软件版本对...
使用tcl脚本在questasim中仿真vivado工程
weixin_48027403的博客
03-18 2337
USER_DEFINED_VERILOG_COMPILE_OPTIONS:define宏定义变量,写法“+define+HONG_NAME”;TOP_LEVEL_NAME:顶层模块名，这里给test_bench;logical_libraries：编译库列表,创建列表的基本方法是将列表的元素放在大括号内, 列表元素由空格分隔。
【FPGA】ModelSim/QuestaSim仿真vivado DDR3
left_toe的博客
01-22 1060
modelsim安装软件版本选择modelsim仿真PLL输出高阻态问题信号波形为X态或高阻态的一般解决办法功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入 软件版本选择 vivado与modelsim软件版本之间有对应关系，否则仿
questasim/modelsim独立仿真vivado ddr3控制器（mig）
weixin_48027403的博客
03-24 2819
将vivado中MIG控制器的仿真模型移植到questasim中进行独立仿真，方便调试使用DDR3作为数据缓存的FPGA系统。
如何在QuestaSim或ModelSim中使用Vivado的IP进行仿真
weixin_43265132的博客
02-21 6103
如何在QuestaSim/ModelSim中使用Vivado IP进行仿真 1. 在Vivado中编译仿真库 在Vivado中，依次点击 Tools -> Compile Simulation Libraries： 之后弹出： 根据需要，选择仿真器（我这里选择的是QuestaSim）。 自行设置一个路径，用于放置编译出来的库文件，并设置为Compiled library location...
vivado与modelsim的联合仿真教程.pdf
08-25
在现代数字电路设计和验证中，使用Vivado与ModelSim进行...通过理解Vivado与ModelSim的联合仿真教程，工程师们能够更深入地掌握Zynq平台下的视频图像开发流程，进而高效地利用VDMA等技术实现高性能视频图像应用的开发。
关于Questasim与Vivado独立进行仿真的要点
weixin_44531859的博客
08-22 882
Vivado创建工程后，其IP核的放置文件要和Questa工程目录下的IP文件一致，这样放置Questa独立编译的时候出现问题。Questa下至少包含 HDL IP Script TB 这四个文件，其中Script中放置脚本文件。Questa独立编译也需要Vivado编译后的库文件，来配置IP核。1. ena信号为使能信号，ena置为1的情况下RAM才能正常工作。1.创建工程的时候Questa工程与Vivado工程需要同时创建。2. wea信号为写控制信号，wea为高的情况下，写有效。
查看vivado对应的questasim版本
q774318039a的博客
03-09 1552
1.去DocNavs搜索UG973。 2.查看对应版本
Modelsim与Questasim两个版本的区别，主要是在功能上进行说明
08-02
如果还需要更详细的，可以自己去找资源，建议去官网了解详情！
questsim/modelsim 中仿真VIVADO工程的方法，以及调用Xilinx的ROM IP后，导致仿真输出为0问题的解决
weixin_43701504的博客
11-17 2214
这几天写了个UVM的验证环境，要用questasim来运行，而待测试的DUT是之前用VIVADO做的，就得把VIVADO中的工程移植到quetasim里，其中调用了Xilinx的ROM、RAM等IP核。 首先是移植VIVADO的工程，参考这篇文章：modelsim仿真调用xilinx IP的一种方法_拾贝壳的大男孩-优快云博客 把所有的设计和仿真文件，以及IP核文件都添加到queastasim的工程中后，仿真，发现有一个输出的值一直是0： 而在V...
[源码]Vivado调用Questa Sim仿真小技巧
OpenFPGA的博客
11-08 1359
Vivado调用Questa Sim或ModelSim仿真中存在的一些自动化问题的解决方案。Vivado调用Questa Sim仿真中存在的一些问题首先说明一下Modelsim与Questa Sim都可以与Vivado联调，也比较相似，但是Questa Sim比Modelsim功能更加广泛，对于System Verilog的语法支持更加完善，本文以Questa Sim为例说明一下Vivado调用第...
Modelsim独立仿真带有vivado IP核的文件
woahoxiangzuexi的博客
11-12 5682
Modelsim独立仿真带有vivado ip核的文件
xilinx仿真库的作用（原创）
weixin_30911809的博客
02-09 880
① secureip库：硬核(HARD IP)仿真(功能仿真和时序仿真)模型（hard IP simulation model），比如PowerPC、PCIE、SRIO、DDR等。Simulation models for the Hard-IP such as the PowerPC processor, MGT, and PCIe leverage this technology ...
Vivado关联Modelsim进行仿真
Coorua的博客
05-06 1498
Vivado关联modelsim仿真
linux下的questasim安装和与vivado的关联
qq_43541062的博客
07-27 1432
linux下的questasim安装和与vivado的关联，出现了一些其他教程中没有的问题，装了一天半终于搞好了
vivado与modelsim的关联以及器件库编译
skyplain1984的博客
12-30 5646
本文转载自：http://www.cnblogs.com/geekite/p/5331995.html 一、在vivado中设置modelsim（即第三方仿真工具）的安装路径。在vivado菜单中选择“Tools”——>“Options...”，选择“General”选项卡，将滚动条拉倒最底部，在“QuestaSim/ModelSim install path”栏中输入或选择modelsim
questasim 仿真vivado pcie
08-08
Questasim仿真是一种用于电子设计自动化（EDA）的软件工具，而Vivado是赛灵思（Xilinx）公司开发的一款用于可编程逻辑器件（FPGA）设计和开发的软件套件，其中包含了支持PCI Express（PCIE）的功能。 在使用Questasim仿真工具时，可以通过构建一个PCIE的仿真环境，创建一个搭载PCIE接口的FPGA设计文件，然后使用Questasim进行仿真验证。仿真过程中，可以模拟数据传输、时序、延迟等PCIE相关的操作，以验证设计的正确性和稳定性。 Vivado是一种综合开发环境，它不仅提供了设计工具，还包括了可编程逻辑设备的配置、布局和引脚分配等功能。利用Vivado进行PCIE设计时，可以使用其中的IP核（Intellectual Property）来快速搭建一个PCIE接口，通过设置相应的参数和时序，将PCIE接口集成到FPGA设计中。 Questasim和Vivado可以相互配合使用，将Vivado生成的PCIE设计文件导入到Questasim中进行仿真验证。这样的仿真能够在设计完成之前模拟和测试出设计中可能存在的问题，并进行修复，以提高设计的可靠性和性能。 综上所述，Questasim仿真可以配合Vivado进行PCIE设计的验证和调试，以确保设计的稳定性和正确性。通过这样的仿真流程，可以有效地减少设计中可能存在的错误，提高设计效率和可靠性。
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