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原创 fpga pcie

fpga pcie related

原创 noc_valid error when sim

【代码】noc_valid error when sim。

原创 两个docker app调用

本文探讨如何让运行在 docker1 中的 Vivado 调用运行在 docker2 中的 QuestasIM，QuestasIM 安装在 /opt/mentor/questasIM/linux_x86_64，许可文件位于 /opt/mentor/mentor_license.dat。questasim安装在/opt/mentor/questasim/linux_x86_64;将 questasIM_volume 挂载到 /opt/mentor/questasIM/linux_x86_64。

原创 echo $DISPLAY mobaxterm

这两个值可能是要一致。

原创 PCIe知识

A Practical Tutorial on PCIe for Total Beginners on Windows (Part 1)PCIe Part 2 - All About Memory: MMIO, DMA, TLPs, and more!Down to the TLP: How PCI express devices talk (Part I)Down to the TLP: How PCI express devices talk (Part II)

原创 axi crossbar地址分配

这些设置确保了每个从设备在系统中的地址范围是唯一的，不会发生地址重叠。

原创 PCIe通信---RIFFA

优秀的 Verilog/FPGA开源项目介绍（一）-PCIe通信—RIFFA（FPGA 加速器的可重用集成框架）是一个简单的框架，用于通过 PCI Express 总线将数据从主机 CPU 传送到 FPGA。

原创 优秀的 Verilog/FPGA开源项目介绍（十七）- AXI

axi

原创 remote_pdb

【代码】remote_pdb。

原创 python glob vs from pathlib import Path

【代码】python glob vs from pathlib import Path。

原创 cocotb.trigger ClockCycles

【代码】cocotb.trigger ClockCycles。

原创 cocotb多个py文件

【代码】cocotb多个py文件。

原创 cocotb questa vcd dumpvars

系统任务用于将变量的值转储到 VCD（Value Change Dump）文件中，以便于后续的波形查看和调试。$dumpvars 的第一个参数是一个整数，用于指定转储变量的层次深度。2：转储当前作用域及其所有子作用域的变量，以及这些子作用域的子作用域内的变量，依此类推，直到指定的层次深度。1：转储当前作用域及其所有子作用域内的变量。#然后open dump.wlf。0：仅转储当前作用域内的变量。在 Verilog 中，

原创 cocotb.runner 和from cocotb_test.simulator import run 两个方法区别

【代码】cocotb.runner 和from cocotb_test.simulator import run 两个方法区别。

原创 cocotb value cocotb—基础语法对照篇

cocotb

原创 cocotb examples/quichstart

【代码】cocotb examples/quichstart。

原创 cocotb pytest -sv

打印python中的print ， 应该使用。

原创 @cocotb.coroutine async

cocotb.coroutine 已经被async替代。

原创 cocotb await

原创 cocotb start_soon vs start

【代码】cocotb start_soon vs start。

原创 vivado jtag找不到ila

ila的clock 应该是free running的；直接烧写bit/pdi

原创 smartconnect base_addr offset_addr

过了smartconnect后，在你仿真custom IP内部awaddr看到的地址应该是AXI协议上的地址的，即0xa000_0004 ，而不是 0x4。但是你在IP内部逻辑使用地址的时候，你可以写RTL去过滤掉这个基地址就可以了。

原创 module reference X_INTERFACE_INFO

ug994。

原创 delimiter field separator

delimiter =field separator 分隔符。

原创 darthsider/SystemVerilog: SV testbench for simple designs

darthsider/SystemVerilog: SV testbench for simple designs–github example

原创 GPT Prompt

AI gpt prompt

原创 pcie rescan

【代码】pcie rescan。

转载 深入理解AXI协议中的outstanding/out-of-order/interleaving

顺便提一句，有很多设计人员，甚至是十几年二十年工作经验的设计人员，在设计AXI的master的时候，往往忽略写response的处理，也就是只要发送了命令和数据，不等写response返回就认为这笔传输已经完成了。所以slave1的BRESP0返回后，master其实在等待slave0的BRESP1，在没有处理完slave0的BRESP1前，master是无法处理slave1的BRESP0，所以只能丢掉slave1的BRESP0，或者根据设计不同，可能会卡死master。如图中两个箭头所示。

原创 xilinx xdma驱动中如果使用devmem2工具读取bar0地址空间，驱动再次加载就会出问题

pcie

原创 当assign 数据不满位宽时， 前边补0

原创 systemverilog testbench example-memory

【代码】systemverilog testbench example-memory。

原创 verilog testbench display/monitor/strobe

is the normal display, which executes its parameters wherever it is present in the code. is similar to $display except that $display displays the contents in the next line (cursor moves to the next line before displaying), unlike $write in which the conten

原创 grep得到的内容用sed处理

grep得到的内容用sed处理。

原创 qdma IP内部对于GT位置的约束

【代码】qdma IP内部对于GT位置的约束。

原创 pcie debug web portal

https://xilinx.github.io/pcie-debug-kmap/pciedebug/build/html/docs/PCIe_Debug_General_Techniques/index.html

原创 axi vip地址

axi vip读写 使用 base_addr+offset。axi vip 读写 直接使用 offset地址；

原创 有license但是不能write bitstream

【代码】有license但是不能write bitstream。

原创 license node-locked

不然生成的lic在license manager中找不到。

原创 axi lite : Axport/strb

1] 0 Secure access 安全访问 AXI主站可能支持安全和非安全操作状态，并将这种安全性概念扩展到内存访问。AxPROT [1]将访问标识为安全或不安全。AWPORT ：写事务的保护属性：特权，安全级别和访问类型，提供用于禁止非法传输事务的访问权限信号，同AXI4，xilinx建议赋值为3’b000.xilinx IP 一般忽略此信号。[0] 0 Unprivileged access 非特权访问 AXI主站可能支持多个级别的操作特权，并将这种特权概念扩展到内存访问。

原创 以太网术语

以太网术语以太网术语基于互连数据速率 ®、调制类型 (mTYPE)、介质长度 (L) 和对PHY的PCS编码 © 模式的参考。当多个通道聚合时，这还包括聚合通道数量 (n) 的额外信息。如果参考通道数量，则假设为单通道接口。