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原创 chatgpt prompt for fpga

[例如: 实现一个深度为1024的同步FIFO，支持AXI-Stream接口子集（valid/ready握手）。

原创 不同prompt 对比 async fifo

不同prompt 对比

原创 不同prompt ， 使用元宝deepseek 产生异步fifo rtl

【代码】不同prompt ， 使用元宝deepseek 产生异步fifo rtl。

原创 fifo paper

[1] Clifford E. Cummings, Synthesis and Scripting Techniques for Designing MultiAsynchronous Clock Designs, 2001[2] Clifford E. Cummings, Simulation and Synthesis Techniques for Asynchronous FIFO Design, 2002[3] Clifford E. Cummings, Clock Domain Crossin

原创 Vivado libtinfo.so.5

【代码】Vivado libtinfo.so.5。

原创 vivado LC_ALL

【代码】vivado LC_ALL。

原创 【vivado】 ip仿真文件； 及questasim仿真

注意，不同的文件编译到对应的lib中，如果不知道怎么操作，就直接从Vivado中启动Questa，会给出相应的Queata命令。不知道操作的话，就去抄Vivado打印出的Questa命令，有了命令之后，可以直接启动Questa，不必再打开Vivado了.H: 是的，直接用这几个文件在questasim 编译就行，和Vivado匹配版本的Questa版本可以读取IP的加密文件.就是这几个文件拿出来 ， 加到仿真的工程中， 比如用questasim 直接编译就行。Questa 认这种加密的？

原创 RecoNIC 入门：SmartNIC 上支持 RDMA 的计算卸载-FPGA-智能网卡-AMD-Xilinx

RecoNIC 入门：SmartNIC 上支持 RDMA 的计算卸载-FPGA-智能网卡-AMD-Xilinx

原创 gtm 眼图采样位置

原创 transceiver ibert测试GT

txmaincursor 参数在gt wiz模块端口赋值，GT端口逻辑直接赋值就行，这个是GT端口，设计里逻辑还能边跑边修改的，如有需要具体值多少，直接看GT文档，你这个是Versal GTM的话，那就是AM017，里头有表格的，对照具体数值一般4个通道是同一组数，因为外部环境对于这个四个物理通道一般是相类似的，不过你IBERT里也可以一起验一下。

原创 vivado non-gui 模式

可以用non-gui模式打开。

原创 fpga pcie

fpga pcie related

原创 noc_valid error when sim

【代码】noc_valid error when sim。

原创 两个docker app调用

本文探讨如何让运行在 docker1 中的 Vivado 调用运行在 docker2 中的 QuestasIM，QuestasIM 安装在 /opt/mentor/questasIM/linux_x86_64，许可文件位于 /opt/mentor/mentor_license.dat。questasim安装在/opt/mentor/questasim/linux_x86_64;将 questasIM_volume 挂载到 /opt/mentor/questasIM/linux_x86_64。

原创 echo $DISPLAY mobaxterm

这两个值可能是要一致。

原创 PCIe知识

A Practical Tutorial on PCIe for Total Beginners on Windows (Part 1)PCIe Part 2 - All About Memory: MMIO, DMA, TLPs, and more!Down to the TLP: How PCI express devices talk (Part I)Down to the TLP: How PCI express devices talk (Part II)

原创 axi crossbar地址分配

这些设置确保了每个从设备在系统中的地址范围是唯一的，不会发生地址重叠。

原创 PCIe通信---RIFFA

优秀的 Verilog/FPGA开源项目介绍（一）-PCIe通信—RIFFA（FPGA 加速器的可重用集成框架）是一个简单的框架，用于通过 PCI Express 总线将数据从主机 CPU 传送到 FPGA。

原创 优秀的 Verilog/FPGA开源项目介绍（十七）- AXI

axi

原创 remote_pdb

【代码】remote_pdb。

原创 python glob vs from pathlib import Path

【代码】python glob vs from pathlib import Path。

原创 cocotb.trigger ClockCycles

【代码】cocotb.trigger ClockCycles。

原创 cocotb多个py文件

【代码】cocotb多个py文件。

原创 cocotb questa vcd dumpvars

系统任务用于将变量的值转储到 VCD（Value Change Dump）文件中，以便于后续的波形查看和调试。$dumpvars 的第一个参数是一个整数，用于指定转储变量的层次深度。2：转储当前作用域及其所有子作用域的变量，以及这些子作用域的子作用域内的变量，依此类推，直到指定的层次深度。1：转储当前作用域及其所有子作用域内的变量。#然后open dump.wlf。0：仅转储当前作用域内的变量。在 Verilog 中，

原创 cocotb.runner 和from cocotb_test.simulator import run 两个方法区别

【代码】cocotb.runner 和from cocotb_test.simulator import run 两个方法区别。

原创 cocotb value cocotb—基础语法对照篇

cocotb

原创 cocotb examples/quichstart

【代码】cocotb examples/quichstart。

原创 cocotb pytest -sv

打印python中的print ， 应该使用。

原创 @cocotb.coroutine async

cocotb.coroutine 已经被async替代。

原创 cocotb await

原创 cocotb start_soon vs start

【代码】cocotb start_soon vs start。

原创 vivado jtag找不到ila

ila的clock 应该是free running的；直接烧写bit/pdi

原创 smartconnect base_addr offset_addr

过了smartconnect后，在你仿真custom IP内部awaddr看到的地址应该是AXI协议上的地址的，即0xa000_0004 ，而不是 0x4。但是你在IP内部逻辑使用地址的时候，你可以写RTL去过滤掉这个基地址就可以了。

原创 module reference X_INTERFACE_INFO

ug994。

原创 delimiter field separator

delimiter =field separator 分隔符。

原创 darthsider/SystemVerilog: SV testbench for simple designs

darthsider/SystemVerilog: SV testbench for simple designs–github example

原创 GPT Prompt

AI gpt prompt

原创 pcie rescan

【代码】pcie rescan。

转载 深入理解AXI协议中的outstanding/out-of-order/interleaving

顺便提一句，有很多设计人员，甚至是十几年二十年工作经验的设计人员，在设计AXI的master的时候，往往忽略写response的处理，也就是只要发送了命令和数据，不等写response返回就认为这笔传输已经完成了。所以slave1的BRESP0返回后，master其实在等待slave0的BRESP1，在没有处理完slave0的BRESP1前，master是无法处理slave1的BRESP0，所以只能丢掉slave1的BRESP0，或者根据设计不同，可能会卡死master。如图中两个箭头所示。

原创 xilinx xdma驱动中如果使用devmem2工具读取bar0地址空间，驱动再次加载就会出问题

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