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RSS订阅原创 FPGA之时序约束与分析
但在只有时钟周期约束时，建立时间需求为单个时钟周期，也就是1时刻，这就要通过多周期路径约束调整为图中的SC，基于SC所获得的HC为图中的虚线所示，显然这与实际情况不符，应将其回调两个时钟周期。时序分析是建立在时序约束的基础上的，如果没有时序约束，EDA工具在进行时序分析的时候会默认所有时钟都是有关联的，从而进行布局布线，而这样的布局布线的结果很容易造成时序违例，并且布局布线的结果也不是我们想要的，所以要进行时序约束，而时序约束就是告诉vivado我们的时钟周期是多少，各时钟之间的关系等。
2025-04-07 05:00:00
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原创 git使用
初始化git配置，新建仓库，添加和提交文件，回退版本，查看差异，文件删除，远端仓库github，配置ssh公钥，本地仓库添加到github
2024-10-23 22:42:13
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原创 高速通信之GT收发器
K28.5是一种K码，这是8B/10B的编码方式，也就是把一个8bit的数拆成高3bit+低5bit的形式，把3bit数编码成4bit，把5bit编码成6bit，组成一个10bit（6bit+4bit）的数。k码是逗号码，也就是comma，只作为控制字符出现，可以作为帧的开始和结束标志或者用于字节对齐，D码是8B/10B编码的数据码。
2024-06-19 23:14:37
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原创 高速通信GT收发器之8B/10B编码
为什么要8B/10B编码呢？其实就是为了在高速串行通信中，把8bit的数据编码成10bit的数据发送出去，以达到直流平衡的目的。那什么是直流平衡呢？就是在传输信号时确保直流分量（DC component）在一段时间内保持平衡或为零，也就是为了避免传输的数据出现长连“1”或者长连“0”的情况。为什么要直流平衡呢？其实就是为了时钟恢复（CDR Clock Data Recovery）。那为什么要时钟恢复呢？
2024-06-13 00:22:31
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空空如也
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