Quartus联合QuestaSim仿真

概要

通常Quartus大型工程中都含有IP核,如果联合Questasim仿真就需要在Questasim中添加Altera仿真库。

QuestaSim添加altera仿真库

QuestaSim仿真功能强大,但是没有跟具体的器件相结合所以仿真带有IP核的工程时就会出错。那么通过添加相应器件的仿真库就可以了。关于器件,可以是lattice的,也可以是altera的,添加的方法其实都是一样的。我这里使用的是altera的仿真库。quartus软件中自带有altera的仿真库,我们只要把它拿到modelsim中去编译一下就可以了。具体步骤如下:
1、去除QuestaSim安装目录下modelsim.ini的只读属性,添加库的时候会在里面写入路径(使得这个.ini的配置文件可以被修改)
在这里插入图片描述
2、打开QuestaSim,更改目录File->Change directory到根目录下或者自己新建的文件夹(这里我切换到了自己新建的文件夹my_lib,后续其他器件的仿真库都在这个文件夹内,方便查找)
在这里插入图片描述

3、点击file-new-library,新建一个库,输入库名称,在modelsim的library界面下会新建一个altera库。
在这里插入图片描述
点击OK后就会出现一个空的altera库目录

Questasim 是 Mentor Graphics 公司开发的一款高性能 HDL 仿真器,适用于 Verilog、SystemVerilog 和 VHDL 等硬件描述语言的仿真和验证。以下是 Questasim 的使用教程: 1. 安装 Questasim 软件 首先需要在 Mentor Graphics 官网注册并下载 Questasim 软件,然后按照安装向导进行安装。安装完成后,需要设置 Questasim 的环境变量,包括 QUARTUS_ROOTDIR 和 QUESTASIM_ROOTDIR。 2. 创建仿真工程 在 Questasim 中创建仿真工程需要先创建一个工作目录,然后在该目录下创建一个新的工程,可以使用以下命令: ``` vlib work vmap work work ``` 其中,vlib 命令用于创建工作库,vmap 命令用于将工作库映射到一个名为 work 的别名。 3. 添加仿真文件 将需要仿真的 Verilog、SystemVerilog 或 VHDL 文件添加到工程中,可以使用以下命令: ``` vlog -work work <file_name> ``` 其中,vlog 命令用于编译 Verilog、SystemVerilog 或 VHDL 文件,并将编译结果添加到工作库中。 4. 设置仿真参数 在进行仿真前需要设置仿真参数,包括仿真时间、仿真精度、仿真时钟等。可以使用以下命令设置仿真时间: ``` vsim -t <sim_time> -L <library_name> -L <library_name> <testbench> ``` 其中,-t 参数用于设置仿真时间,-L 参数用于添加库文件,<testbench> 是仿真的顶层模块。 5. 运行仿真 在设置好仿真参数后,可以运行仿真,可以使用以下命令: ``` run -all ``` 该命令会一直运行仿真,直到仿真结束或者手动停止。 以上就是使用 Questasim 进行仿真的基本步骤,需要根据具体的需求进行调整和优化。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值