多个Quads共用一个外部时钟的方法

在使用Xilinx的高速收发器时，可能会遇到多个Quads共用一个外部时钟的情况。原因可能是节省资源或者减小PCB面积等等吧，那么实际中多个Quads共用一个外部时钟？答案是“肯定的”。

从Xilinx手册UG476中的说明可以知道，一个外部参考时钟，可以为其所在Quad的上方Quad提供时钟，也可以为其所在Quad的下方Quad提供时钟。一个外部时钟源能给包括自身在内的三个Quad提供时钟。如下图所示：

我尝试以使用一个外部时钟实现12路SRIO1X通信为例来讲解这个问题。首先，这个外部时钟必须接到中间的Quad的时钟引脚上。如外部时钟接到Quad116上，那么就可以使用Quad115、Quad116和Quad117来实现12路SRIO1X。开始工程搭建，常规做法是使用Xilinx自带的example工程，然后在此工程上进行修改。

但直接例化12个Example工程中的模块是不行的。因为Example工程的时钟模块例化了IBUFDS_GTE3的原语，但实际中时钟输入只有一个，这种情况下，综合是不会成功的。如下图所示：

解决方法也很简单，将srio_gen2_0_srio_clk.v的IBUFDS_GTE3原语例化注释掉。将IBUFDS_GTE3原语的例化放置到SRIO1X例化的外层，只例化一个IBUFDS_GTE3，这个IBUFDS_GTE3的refclk输出为所有例化的SRIO1X提供参考时钟。