TI高精度实验室ADC系列培训视频 第2章 ADC驱动拓扑

原创 已于 2022-01-29 19:11:55 修改 · 1.3k 阅读 · 11 ·
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#数字信号处理

于 2022-01-24 23:29:30 首次发布
本文详细介绍了SAR型ADC的不同输入结构，包括单端输入、伪差分输入、全差分输入和真差分输入的特点及应用场景。此外还对比了电阻型和开关电容型输入阻抗结构的区别。

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2.1 SAR型ADC输入类型

单端输入结构的输入信号是相对于地来测量的。在这个例子中AD 的正输入端连接到了输入信号，负端连接到了地。有的器件地线是和内部结构连接在一起，只有一个输入端 。
伪差分输入结构的输入信号是相对于满量程的一半来测量的。在这个例子中满量程为 3V，AD 的负输入端连接到了满量程的一半，即1.5V±100mV。正输入端可以在负输入端的上下进行摆动，产生正负差分输入信号。
因此对于伪差分输入型器件，它的输出数字代码是有符号的，因为它存在正负两种情况。同理，对于单端输入结构，它的输出代码均是无符号的，因为它的所有输入信号都是正的。
在这里插入图片描述
差分信号等于正输入电压减去负输入电压。图中这两个输入电压都是 0V 和 5V，但是它的差分输入范围是±5V。所以差分输入范围是每个输入电压的两倍
共模电压是两个输入电压的平均值，简单的计算方法就是将两个电压相加除以2，共模输入电压是数据转换中非常重要的一个限制参数。
在这里插入图片描述

全差分输入结构：输入差分信号为正输入减去负输入，差分输入范围是两倍的输入电压。在这个例子中每个数端的信号为 0 到 5V，那么差分数范围就是

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怎么驱动高速ADC
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<think> 我们正在讨论高速ADC的驱动方法。高速ADC通常指采样率在数十MSPS（兆样本每秒）到数GSPS（千兆样本每秒）的模数转换器。驱动高速ADC的关键在于确保输入信号满足ADC的时序、幅度和噪声要求。 用户之前的问题是关于FIFO的，但当前问题转向了高速ADC驱动。因此，我们需要专注于高速ADC的驱动设计。 驱动高速ADC的主要挑战： 1. 信号完整性：保持高速模拟信号的完整性，避免失真。 2. 建立时间与保持时间：满足ADC采样窗口的时序要求。 3. 噪声抑制：最小化噪声对信号的影响。 4. 阻抗匹配：确保驱动电路与ADC输入端阻抗匹配。 我们将从以下几个方面详细说明： 1. 驱动电路架构选择 2. 关键性能参数 3. 设计注意事项 4. 典型电路示例 ## 1. 驱动电路架构选择 ### (1) 变压器耦合驱动 - **适用场景**：高频信号（>10MHz）、差分输入ADC - **优势**： - 提供优良的共模抑制比（CMRR） - 实现单端到差分转换 - 无直流偏移问题 - **典型电路**： ```mermaid graph LR A[单端信号] --> B[变压器] B --> C[ADC差分输入] ``` - **设计要点**： - 选择高频变压器（如Mini-Circuits ADT系列） - 阻抗匹配：变压器输入/输出阻抗通常为50Ω或100Ω差分[^1] ### (2) 全差分放大器（FDA）驱动 - **适用场景**：中低频信号、需要直流耦合 - **关键参数**： - 增益带宽积（GBW）：至少为信号频率的5倍 - 压摆率（Slew Rate）：$SR > 2\pi f V_{pp}$ - 建立时间（Settling Time）：必须小于ADC采样周期的1/10 - **推荐器件**： - 高速FDA：如TI THS45xx系列、ADI ADA49xx系列[^2] - **电路拓扑**： $$ V_{OUT+} = V_{IN} \times \left(1 + \frac{R_f}{R_g}\right), \quad V_{OUT-} = -V_{IN} \times \frac{R_f}{R_g} $$ ### (3) 缓冲放大器驱动 - **适用场景**：高输入阻抗ADC（如采样保持型） - **特点**： - 单位增益稳定 - 低输出阻抗（<1Ω） - 高电流输出能力（>100mA） ## 2. 关键性能参数计算 ### (1) 建立时间约束 ADC采样窗口要求放大器输出必须在$t_{acq}$内稳定到目标精度（如0.1%）： $$ t_{settle} \leq t_{acq} - t_{jitter} $$ 其中$t_{acq}$为ADC采集时间，$t_{jitter}$为时钟抖动引起的时序不确定量。 ### (2) 噪声预算分配 总输入参考噪声必须低于ADC的1/2 LSB： $$ \sqrt{e_{n,amp}^2 + e_{n,ADC}^2} \leq \frac{FSR}{2^{N+1}} $$ 其中： - $FSR$：满量程范围（V） - $N$：ADC分辨率（位） - $e_{n,amp}$：放大器噪声密度（$nV/\sqrt{Hz}$） - $e_{n,ADC}$：ADC输入噪声 ## 3. 设计注意事项 ### (1) 抗混叠滤波 - **必要性**：抑制$f_s/2$以上的带外噪声 - **设计规则**： - 截止频率：$f_c \leq 0.4 \times f_s$（采样频率） - 滚降特性：至少提供40dB/dec衰减 ### (2) 电源去耦 - 每个放大器电源引脚使用0.1μF陶瓷电容+10μF钽电容 - 高频ADC需增加0.01μF电容阵列 ### (3) 布局准则 - 差分走线严格等长（长度差<5mil） - 接地层完整分割（模拟/数字地单点连接） - 驱动电路与ADC距离<10mm ## 4. 典型电路示例（1GSPS 14位ADC驱动） ```mermaid graph LR S[信号源] -->|50Ω| F[抗混叠滤波器] F --> A[全差分放大器] A -->|差分100Ω| ADC[ADC12J4000] ADC --> D[FPGA] ``` - **器件选型**： - 放大器：THS4541（GBW=1.1GHz，SR=3000V/μs） - 滤波器：5阶巴特沃斯LC滤波器（$f_c$=400MHz） - **参数计算**： - 增益设置：$Gain=2$（$R_f=1k\Omega$, $R_g=1k\Omega$） - 噪声功率：$e_n = \sqrt{4kTR + 1.6nV/\sqrt{Hz}} \approx 3.2nV/\sqrt{Hz}$ - 建立时间：$t_{settle}=3.5ns @0.1\%$（满足ADC的$t_{acq}=0.8ns$） §§相关问题§§ 1. 如何量化计算ADC驱动放大器的建立时间？ 2. 变压器驱动时如何解决低频响应限制？ 3. 当ADC采样率为2GSPS时，抗混叠滤波器设计有哪些特殊要求？ 4. 如何测量高速ADC驱动电路的实际性能？ </think> ### 高速ADC驱动方法详解 #### 1. **驱动架构选择** **变压器耦合驱动**（高频首选） - **适用场景**：$f_{in}>50MHz$信号、差分输入ADC - **优势**： - 天然单端转差分能力 - 超高共模抑制比（CMRR > 80dB）[^1] - 无直流偏移问题 - **设计公式**： $$ Z_{match} = \sqrt{Z_{in} \times Z_{out}} \quad (Z_{in}:信号源阻抗,\ Z_{out}:ADC阻抗) $$ **全差分放大器(FDA)驱动**（中低频/直流敏感场景） - **关键指标**： - 压摆率 $SR > 2\pi f V_{pp}$ - 增益带宽积 $GBW > 10 \times f_{signal}$ - 建立时间 $t_{settling} < \frac{1}{3} t_{acq}$（$t_{acq}$为ADC采样时间） #### 2. **信号链设计要点** **抗混叠滤波器设计** - 截止频率：$f_c \leq 0.4 \times f_s$（$f_s$为采样率） - 滚降斜率：≥40dB/dec - **拓扑选择**： ```mermaid graph LR A[信号源] -->|缓冲| B[贝塞尔滤波器] B --> C[ADC驱动] C --> D[ADC] ``` *贝塞尔滤波器提供最佳相位线性度*[^2] **阻抗匹配优化** - ADC输入模型： $$ Z_{in} = R_{shunt} + \frac{1}{s(C_{sample} + C_{pad})} $$ - 匹配方法： - 变压器次级端并联阻尼电阻 - FDA反馈网络串联$R_{iso}$隔离电容 #### 3. **噪声控制技术** **总噪声预算分配** - 目标：信号链噪声 ≤ ADC本底噪声 - 计算模型： $$ e_{n,total} = \sqrt{e_{n,drv}^2 + e_{n,ADC}^2} < \frac{V_{FSR}}{2^{N+1}} $$ ($N$为ADC位数，$V_{FSR}$为满量程电压) **电源去耦策略** - 三级滤波： - 100μF钽电容（<1cm） - 10μF陶瓷电容（<5mm） - 100nF+10nF MLCC阵列（引脚处） #### 4. **高速布局准则** - **走线规则**： - 差分对长度差 ≤ $\frac{\lambda}{20}$（$\lambda$为最小信号波长） - 参考层完整无切割 - **接地技术**： - 驱动电路→模拟地 - ADC数字输出→数字地 - 单点连接（磁珠隔离） #### 5. **典型驱动方案对比** | 方案 | 适用频率 | 功耗 | 成本 | 适用ADC示例 | |--------------|-------------|--------|--------|---------------------| | 变压器耦合 | 50MHz~5GHz | 超低 | 中 | AD9208, ADC12DJ5200 | | 全差分放大器 | DC~500MHz | 中高 | 高 | AD9689, LTC2387 | | 无源巴伦 | 100MHz~3GHz | 零 | 低 | HMCAD1520 | > **案例**：驱动AD9208 (3GSPS ADC) > 1. 前端：TC1-1-13MA+变压器（50Ω→100Ω差分） > 2. 滤波器：5阶LC椭圆滤波器（$f_c$=1.2GHz） > 3. 布局：射频对称走线，长度公差±0.1mm
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