jerwey的博客

logic类型logic是reg类型的改进，可以被过程赋值、连续赋值，门单元和模块所驱动。编译器可自动推断logic是reg还是wire。唯一的限制是logic只允许一个输入，不能被多重驱动，所以inout类型端口不能定义为logic。所以单驱动时用logic，多驱动时用wire。单驱动时logic可完全替代reg和wire，除了Evan提到的赋初值问题。多驱动时，如inout类型端口，使用wire。定宽数组...

论述1(转)时序电路，生成触发器，触发器是有使能端的，使能端无效时数据不变，这是触发器的特性。组合逻辑，由于数据要保持不变，只能通过锁存器来保存。第一个代码，由于是时序逻辑，生成的触发器在enable无效时就可以保存数据。跟锁存器无关。第二个代码就是在enable为低时，数据不变，因此要生成锁存器。论述2(转)所谓生成latch其实是针对使用always语句描述一个组合逻辑而言。因为如果描述时序逻辑总是使用时钟或者时钟+复位作为敏感列表条件，所生成的电路总是组合逻辑+DFF；如果是描述组合逻辑

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2 验证的策略2.1 设计的流程芯片功能的细分人员的任务分配TLM（事务级模型，transaction level Model），用于早期的设计和验证。如果足够准确，可以代替验证人员的参考模型，2.1.1 TLM模型的需求和ESL开发为了软件和硬件人员同时进行开发，需要系统结构人员构建一个高抽象级的系统。通过将功能描述成可运行的系统，让软硬件人员子在早期利用该系统可以并行开发的方式称为ESL（电子系统级，electronic system-level）开发。2.1.2 传统的系统设计流程瀑

#################################################################################------------------------------------------------------------------------------## Native FIFO Constraints ##------------

文章目录1.同步时钟2.异步时钟不同源同源但频率比不是整数倍同源虽频率比为整数倍但不满足时序要求3.跨时钟域传输：慢到快延迟打拍法延迟采样法4.跨时钟域传输：快到慢电平信号同步脉冲信号同步多位宽数据同步FIFO竞争冒险总结1.同步时钟数字设计中，一般认为，频率相同或频率比为整数倍、且相位相同或相位差固定的两个时钟为同步时钟。或者理解为，时钟同源且频率比为整数倍的两个时钟为同步时钟。同源同频同相位同源同频不同相位同源不同频但存在整数倍分频比2.异步时钟工作在异步时钟下的两个模块进行数据交互时，

SystemVerilog描述由连接的执行线程或进程组成。进程是可以计算的对象，可以具有状态，可以响应输入上的更改以产生输出。进程是并发调度的元素，例如初始过程。进程的例子包括但不限于，primitives; initial, always, always_comb, always_latch, and always_ff procedures; continuous assignments; asynchronous tasks; and procedural assignment statements。

CPU的电阻随着频率升高而升高（？），如果电压低了，会造成内部电流过小，这就意味着电信号不显著，从而无法被识别，也就是无法工作。所以，正确步骤是：先调高工作频率，启动，如果启动并持续工作正常，就不用加压。如果不启动，或者工作状态不稳定，就调高电压直至工作正常。同时检测CPU温度，如果温度太高，即便工作也不推荐。...

上图来自：https://zhuanlan.zhihu.com/p/105815173

SystemVerilog Clocking Block1step#1step是systemverilog引入的一种新的能力，主要为了解决采样的问题。step时间单位其实就是我们定义的最小的时间精度，换句话说，这也是仿真器在时间上进行调度的最小单位，在#1step的delay时间内，是不存在事件的。IEEE定义了#1step延迟会在当前time slot的Preponed Region进行采样，但这样实际上的效果和在上一个time slot的Postponed Region采样是一样的（有可能两个ti

提供执行测试平台的入口点创建一个容器来保存所有其他测试平台数据，例如任务、类对象和函数通过在仿真周期的反应区域内（reactive region）执行来避免设计中的竞争条件

https://zhuanlan.zhihu.com/p/101408488

Interface接口是一种将信号封装到block中的方法。interface apb_if (input pclk); logic[31:0] paddr; logic[31:0] pwdata; logic[31:0] prdata; logic penable; logic pwrite; logic psel;endinterfacemodport可是使用"mod

官网 https://www.synopsys.com/zh-cn/designware-ip.htmlDesignWare为synopsys自己开发的一些软IP，其中包括加法器，乘法器，比较器，FIFO等IP，根据约束，DC会直接调用相应适合的IP核。DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合，包括逻辑、算术、存储和专用元件系列，超过140个模块。DesignWare和 Design Compiler的结合